JPH1187490A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1187490A JPH1187490A JP30208297A JP30208297A JPH1187490A JP H1187490 A JPH1187490 A JP H1187490A JP 30208297 A JP30208297 A JP 30208297A JP 30208297 A JP30208297 A JP 30208297A JP H1187490 A JPH1187490 A JP H1187490A
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Abstract
(57)【要約】
【課題】 トレンチ型素子分離領域の構造に起因した、
逆狭チャネル効果やキンク（ｋｉｎｋ）現象等によるＭ
ＯＳトランジスタの異常特性の発生を防止した半導体装
置およびその製造方法を提供する。 【解決手段】 熱酸化膜１６やＳｉＮ膜３０の形成され
たトレンチ部１５内に充填するＣＶＤＳｉＯ2 膜１８の
上面位置を半導体基板１１表面位置より上方にし、ＣＶ
ＤＳｉＯ2 膜１８の側壁にサイドウォール絶縁膜３１を
形成した後、パッド絶縁膜１２をエッチングし、その後
ゲート酸化膜１９、不純物のドープされたポリシリコン
膜およびＣＶＤＳｉＯ2 膜を形成した後、これらゲート
酸化膜１９、ポリシリコン膜およびＣＶＤＳｉＯ2 膜を
パターニングして、ゲート酸化膜１９とポリシリコンゲ
ート電極２０とポリシリコンゲート電極２０上のＣＶＤ
ＳｉＯ2 膜２１とで構成されるゲート電極部３を形成す
る。
逆狭チャネル効果やキンク（ｋｉｎｋ）現象等によるＭ
ＯＳトランジスタの異常特性の発生を防止した半導体装
置およびその製造方法を提供する。 【解決手段】 熱酸化膜１６やＳｉＮ膜３０の形成され
たトレンチ部１５内に充填するＣＶＤＳｉＯ2 膜１８の
上面位置を半導体基板１１表面位置より上方にし、ＣＶ
ＤＳｉＯ2 膜１８の側壁にサイドウォール絶縁膜３１を
形成した後、パッド絶縁膜１２をエッチングし、その後
ゲート酸化膜１９、不純物のドープされたポリシリコン
膜およびＣＶＤＳｉＯ2 膜を形成した後、これらゲート
酸化膜１９、ポリシリコン膜およびＣＶＤＳｉＯ2 膜を
パターニングして、ゲート酸化膜１９とポリシリコンゲ
ート電極２０とポリシリコンゲート電極２０上のＣＶＤ
ＳｉＯ2 膜２１とで構成されるゲート電極部３を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、トレンチ型素子分
離領域に特徴を有する半導体装置およびその製造方法に
関する。
の製造方法に関し、さらに詳しくは、トレンチ型素子分
離領域に特徴を有する半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】半導体基板に形成された半導体装置の各
構成素子を電気的に分離する、素子間分離技術として、
ＰＮ接合分離と誘電体分離とがある。後者の誘電体分離
で、一般に広く使用されている素子間分離技術には、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法による素子間分離技術と、溝埋め込み
分離（トレンチアイソレーション）技術とがある。ＬＯ
ＣＯＳ法による素子間分離にはバーズビークや、半導体
基板表面のストレスの問題があり、ＬＯＣＯＳ法による
素子間分離の改良型が種々創案されている。しかし、高
集積化された半導体装置に使用する、幅の狭い素子間分
離領域への適応が難しい。一方、トレンチアイソレーシ
ョン法はバーズビークが無く、しかも設計通りの寸法で
素子領域が形成できるため、高集積化された半導体装置
における素子間分離法として使用されるようになってき
た。
構成素子を電気的に分離する、素子間分離技術として、
ＰＮ接合分離と誘電体分離とがある。後者の誘電体分離
で、一般に広く使用されている素子間分離技術には、Ｌ
ＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法による素子間分離技術と、溝埋め込み
分離（トレンチアイソレーション）技術とがある。ＬＯ
ＣＯＳ法による素子間分離にはバーズビークや、半導体
基板表面のストレスの問題があり、ＬＯＣＯＳ法による
素子間分離の改良型が種々創案されている。しかし、高
集積化された半導体装置に使用する、幅の狭い素子間分
離領域への適応が難しい。一方、トレンチアイソレーシ
ョン法はバーズビークが無く、しかも設計通りの寸法で
素子領域が形成できるため、高集積化された半導体装置
における素子間分離法として使用されるようになってき
た。
【０００３】また、近年の半導体装置の高集積化に伴
い、半導体装置の構成素子である、例えばＭＯＳトラン
ジスタはクォータミクロン以下の設計寸法ルールで形成
されるようになってきている。この様な微細な設計寸法
ルールで形成されるＭＯＳトランジスタにおいても、Ｍ
ＯＳトランジスタの特性、例えばしきい値電圧、ソース
とドレイン間耐圧、ゲート電圧に対するドレイン電流等
の特性に対する要求性能を満足しなければならず、その
為高度に制御されたプロセスの開発や、ＭＯＳトランジ
スタ自体の構造上の開発等がなされている。
い、半導体装置の構成素子である、例えばＭＯＳトラン
ジスタはクォータミクロン以下の設計寸法ルールで形成
されるようになってきている。この様な微細な設計寸法
ルールで形成されるＭＯＳトランジスタにおいても、Ｍ
ＯＳトランジスタの特性、例えばしきい値電圧、ソース
とドレイン間耐圧、ゲート電圧に対するドレイン電流等
の特性に対する要求性能を満足しなければならず、その
為高度に制御されたプロセスの開発や、ＭＯＳトランジ
スタ自体の構造上の開発等がなされている。
【０００４】ここでは、従来のトレンチ型素子分離領域
を有する、高集積化した半導体装置およびその製造方法
の例を、図５〜図７を参照して説明する。ここで、図５
および図６は、半導体装置のＭＯＳトランジスタ部１に
おけるゲート電極幅方向の概略断面図を示したものであ
り、図７は図６（ｅ）のＰ部の拡大図である。まず、図
５（ａ）に示すように、半導体基板１１上に薄い絶縁
膜、所謂パッド絶縁膜１２を、熱酸化等により形成した
後、研磨ストッパ膜としてのＳｉＮ膜１３と、研磨時の
終点検出を容易にするポリシリコン膜１４とを、それぞ
れ減圧ＣＶＤ法により堆積する。次に、フォトリソグラ
フィ技術を用いて、ＭＯＳトランジスタ部１の素子分離
領域２のポリシリコン膜１４／ＳｉＮ膜１３／パッド絶
縁膜１２をパターニングし、続いて半導体基板１１をエ
ッチングし、半導体基板１１の素子分離用溝（トレン
チ）を形成することで、トレンチ部１５を形成する。
を有する、高集積化した半導体装置およびその製造方法
の例を、図５〜図７を参照して説明する。ここで、図５
および図６は、半導体装置のＭＯＳトランジスタ部１に
おけるゲート電極幅方向の概略断面図を示したものであ
り、図７は図６（ｅ）のＰ部の拡大図である。まず、図
５（ａ）に示すように、半導体基板１１上に薄い絶縁
膜、所謂パッド絶縁膜１２を、熱酸化等により形成した
後、研磨ストッパ膜としてのＳｉＮ膜１３と、研磨時の
終点検出を容易にするポリシリコン膜１４とを、それぞ
れ減圧ＣＶＤ法により堆積する。次に、フォトリソグラ
フィ技術を用いて、ＭＯＳトランジスタ部１の素子分離
領域２のポリシリコン膜１４／ＳｉＮ膜１３／パッド絶
縁膜１２をパターニングし、続いて半導体基板１１をエ
ッチングし、半導体基板１１の素子分離用溝（トレン
チ）を形成することで、トレンチ部１５を形成する。
【０００５】次に、図５（ｂ）に示すように、熱酸化に
よりトレンチ部１５の内壁部に薄い熱酸化膜１６を形成
する。なおこの際、ポリシリコン膜１４表面にも熱酸化
膜１７が形成される。その後、減圧ＣＶＤ法によりＣＶ
ＤＳｉＯ2 膜１８を堆積し、トレンチ部１５をＣＶＤＳ
ｉＯ2 膜１７で充たす。
よりトレンチ部１５の内壁部に薄い熱酸化膜１６を形成
する。なおこの際、ポリシリコン膜１４表面にも熱酸化
膜１７が形成される。その後、減圧ＣＶＤ法によりＣＶ
ＤＳｉＯ2 膜１８を堆積し、トレンチ部１５をＣＶＤＳ
ｉＯ2 膜１７で充たす。
【０００６】次に、図５（ｃ）に示すように、ＣＶＤＳ
ｉＯ2 膜１８等を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用
いて研磨し、平坦化する。この際、ＣＭＰ法による研磨
は、ポリシリコン膜１４が研磨され、ＳｉＮ膜１３に達
する時点で終了させる。上述したＣＭＰ法による研磨を
行うことで、トレンチ部１５にはＣＶＤＳｉＯ2 膜１８
が埋め込まれる。
ｉＯ2 膜１８等を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用
いて研磨し、平坦化する。この際、ＣＭＰ法による研磨
は、ポリシリコン膜１４が研磨され、ＳｉＮ膜１３に達
する時点で終了させる。上述したＣＭＰ法による研磨を
行うことで、トレンチ部１５にはＣＶＤＳｉＯ2 膜１８
が埋め込まれる。
【０００７】次に、図６（ｄ）に示すように、ＳｉＮ膜
１３をウェットエッチング法により除去し、続いてウェ
ットエッチング法によりパッド絶縁膜１２を除去する。
次に、後述するＭＯＳトランジスタ部１のゲート酸化膜
を形成するための、洗浄処理工程を行う。なお、この洗
浄処理工程においては、通常酸化膜がエッチングされる
フッ素系溶液による処理も含まれている。上述したパッ
ド絶縁膜１２のウェットエッチング工程と洗浄処理工程
を行うことで、トレンチ部１５におけるＣＶＤＳｉＯ2
膜１８は、上面部と側壁部よりエッチングされて、図６
（ｄ）に示すような形状となる。即ちＣＶＤＳｉＯ2 膜
１８の上面部と側壁部とからのエッチングが進んで、ト
レンチ部１５側壁の上部の熱酸化膜１６がエッチングさ
れ、トレンチ部１５側壁の上部においては、トレンチ部
１５側壁上部の半導体基板１１表面が露呈した状態とな
る。
１３をウェットエッチング法により除去し、続いてウェ
ットエッチング法によりパッド絶縁膜１２を除去する。
次に、後述するＭＯＳトランジスタ部１のゲート酸化膜
を形成するための、洗浄処理工程を行う。なお、この洗
浄処理工程においては、通常酸化膜がエッチングされる
フッ素系溶液による処理も含まれている。上述したパッ
ド絶縁膜１２のウェットエッチング工程と洗浄処理工程
を行うことで、トレンチ部１５におけるＣＶＤＳｉＯ2
膜１８は、上面部と側壁部よりエッチングされて、図６
（ｄ）に示すような形状となる。即ちＣＶＤＳｉＯ2 膜
１８の上面部と側壁部とからのエッチングが進んで、ト
レンチ部１５側壁の上部の熱酸化膜１６がエッチングさ
れ、トレンチ部１５側壁の上部においては、トレンチ部
１５側壁上部の半導体基板１１表面が露呈した状態とな
る。
【０００８】次に、図６（ｅ）に示すように、熱酸化法
によりゲート酸化膜１９を形成し、その後、後述するゲ
ート電極とするポリシリコン膜を減圧ＣＶＤ法で堆積
し、続いて不純物をポリシリコン膜に拡散してポリシリ
コン膜を低抵抗化し、その後ＣＶＤ法によりＣＶＤＳｉ
Ｏ2 膜を堆積する。次に、フォトリソグラフィ技術を用
いて、ＣＶＤＳｉＯ2 膜／ポリシリコン膜／ゲート酸化
膜１９をパターニングして、ゲート酸化膜１９とポリシ
リコンゲート電極２０とポリシリコンゲート電極２０上
のＣＶＤＳｉＯ2 膜２１による、ＭＯＳトランジスタ部
１のゲート電極部３を形成する。
によりゲート酸化膜１９を形成し、その後、後述するゲ
ート電極とするポリシリコン膜を減圧ＣＶＤ法で堆積
し、続いて不純物をポリシリコン膜に拡散してポリシリ
コン膜を低抵抗化し、その後ＣＶＤ法によりＣＶＤＳｉ
Ｏ2 膜を堆積する。次に、フォトリソグラフィ技術を用
いて、ＣＶＤＳｉＯ2 膜／ポリシリコン膜／ゲート酸化
膜１９をパターニングして、ゲート酸化膜１９とポリシ
リコンゲート電極２０とポリシリコンゲート電極２０上
のＣＶＤＳｉＯ2 膜２１による、ＭＯＳトランジスタ部
１のゲート電極部３を形成する。
【０００９】その後は、図面は省略するが、常法に準ず
る製法により、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）形成、サイドウォール絶縁膜形成、ソース
・ドレイン形成、層間絶縁膜形成、コンタクトホール形
成、配線形成、パッシベーション膜形成等を行って、半
導体装置を作製する。
る製法により、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）形成、サイドウォール絶縁膜形成、ソース
・ドレイン形成、層間絶縁膜形成、コンタクトホール形
成、配線形成、パッシベーション膜形成等を行って、半
導体装置を作製する。
【００１０】しかしながら、上述した半導体装置および
その製造方法においては、ＭＯＳトランジスタ部１の所
望のＭＯＳトランジスタ特性が得られないという問題が
発生する虞がある。これは、ＭＯＳトランジスタ部１の
ＭＯＳトランジスタのチャネル幅方向の端部、即ち図６
（ｅ）のＰ部やＱ部における構造に起因するものであ
る。このＰ部やＱ部の詳細構造のうち、例えばＱ部の詳
細構造は、図７に示すようになっている。図７に示すよ
うに、Ｑ部のおいては、半導体基板１１のトレンチ部１
５側壁の上部を取り囲むような状態で、ゲート酸化膜１
９とポリシリコンゲート電極２０とが形成されているた
めに、ＭＯＳトランジスタのチャネル幅が設計上のチャ
ネル幅より長くなるだけでなく、ポリシリコンゲート電
極２０で取り囲む状態となったＡ部においては、電界が
強くなって、この部分のＭＯＳトランジスタのしきい値
電圧が設計上のしきい値電圧より小さくなる、所謂ＭＯ
Ｓトランジスタの逆狭チャネル効果が発生したり、また
ドレイン電圧に対するドレイン電流特性にキンク（ｋｉ
ｎｋ）現象といわれる異常特性が現れる。上述したＭＯ
Ｓトランジスタ特性の逆狭チャネル効果やキンク現象の
発生は、特に高集積化した半導体装置において問題とな
る虞がある。
その製造方法においては、ＭＯＳトランジスタ部１の所
望のＭＯＳトランジスタ特性が得られないという問題が
発生する虞がある。これは、ＭＯＳトランジスタ部１の
ＭＯＳトランジスタのチャネル幅方向の端部、即ち図６
（ｅ）のＰ部やＱ部における構造に起因するものであ
る。このＰ部やＱ部の詳細構造のうち、例えばＱ部の詳
細構造は、図７に示すようになっている。図７に示すよ
うに、Ｑ部のおいては、半導体基板１１のトレンチ部１
５側壁の上部を取り囲むような状態で、ゲート酸化膜１
９とポリシリコンゲート電極２０とが形成されているた
めに、ＭＯＳトランジスタのチャネル幅が設計上のチャ
ネル幅より長くなるだけでなく、ポリシリコンゲート電
極２０で取り囲む状態となったＡ部においては、電界が
強くなって、この部分のＭＯＳトランジスタのしきい値
電圧が設計上のしきい値電圧より小さくなる、所謂ＭＯ
Ｓトランジスタの逆狭チャネル効果が発生したり、また
ドレイン電圧に対するドレイン電流特性にキンク（ｋｉ
ｎｋ）現象といわれる異常特性が現れる。上述したＭＯ
Ｓトランジスタ特性の逆狭チャネル効果やキンク現象の
発生は、特に高集積化した半導体装置において問題とな
る虞がある。
【００１１】
【発明が解決しようとする課題】上記従来のトレンチ型
の素子分離領域を有する高集積化した半導体装置におけ
る、ＭＯＳトランジスタ部のトレンチ型素子分離領域の
構造は、ＭＯＳトランジスタの特性として不都合な、逆
狭チャネル効果やキンク現象等の異常特性を発生させる
虞があるという問題がある。本発明は、上記事情を考慮
してなされたものであり、その目的は、トレンチ型素子
分離領域の構造に起因した、逆狭チャネル効果やキンク
現象等によるＭＯＳトランジスタの異常特性の発生を防
止した半導体装置およびその製造方法を提供することに
ある。
の素子分離領域を有する高集積化した半導体装置におけ
る、ＭＯＳトランジスタ部のトレンチ型素子分離領域の
構造は、ＭＯＳトランジスタの特性として不都合な、逆
狭チャネル効果やキンク現象等の異常特性を発生させる
虞があるという問題がある。本発明は、上記事情を考慮
してなされたものであり、その目的は、トレンチ型素子
分離領域の構造に起因した、逆狭チャネル効果やキンク
現象等によるＭＯＳトランジスタの異常特性の発生を防
止した半導体装置およびその製造方法を提供することに
ある。
【００１２】
【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、トレンチ型の素
子分離領域を有する高集積化した半導体装置において、
素子分離領域のトレンチ部の内壁に形成された第１の絶
縁膜と、第１の絶縁膜上に形成された第２の絶縁膜と、
第１の絶縁膜および第２の絶縁膜の形成されたトレンチ
部内に充填する絶縁膜で、絶縁膜の上部位置が半導体基
板表面位置より上方にあり、絶縁膜の側壁は略垂直であ
る第３の絶縁膜と、第３の絶縁膜の側壁に形成された、
底部の端部が素子領域に達するサイドウォール絶縁膜と
を有することを特徴とするものである。
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、トレンチ型の素
子分離領域を有する高集積化した半導体装置において、
素子分離領域のトレンチ部の内壁に形成された第１の絶
縁膜と、第１の絶縁膜上に形成された第２の絶縁膜と、
第１の絶縁膜および第２の絶縁膜の形成されたトレンチ
部内に充填する絶縁膜で、絶縁膜の上部位置が半導体基
板表面位置より上方にあり、絶縁膜の側壁は略垂直であ
る第３の絶縁膜と、第３の絶縁膜の側壁に形成された、
底部の端部が素子領域に達するサイドウォール絶縁膜と
を有することを特徴とするものである。
【００１３】また、本発明の半導体装置は、トレンチ型
の素子分離領域を有する高集積化した半導体装置におい
て、素子分離領域のトレンチ部内を充填し、側壁上部位
置が半導体基板表面位置より高く、側壁は略垂直である
絶縁膜と、絶縁膜の側壁に形成されたサイドウォール絶
縁膜とを有することを特徴とするものである。
の素子分離領域を有する高集積化した半導体装置におい
て、素子分離領域のトレンチ部内を充填し、側壁上部位
置が半導体基板表面位置より高く、側壁は略垂直である
絶縁膜と、絶縁膜の側壁に形成されたサイドウォール絶
縁膜とを有することを特徴とするものである。
【００１４】更に、本発明の半導体装置の製造方法は、
トレンチ型の素子分離領域を有する高集積化した半導体
装置の製造方法において、半導体基板上に酸化膜を形成
する工程と、酸化膜上にストッパ膜を形成する工程と、
ストッパ膜、酸化膜および半導体基板をエッチングし
て、素子分離領域となるトレンチ部を形成する工程と、
トレンチ部の半導体基板表面に、第１の絶縁膜を形成す
る工程と、第２の絶縁膜を堆積する工程と、第２の絶縁
膜上に第３の絶縁膜を堆積し、第１の絶縁膜および第２
の絶縁膜を形成したトレンチ部を第３の絶縁膜で充填す
る工程と、第３の絶縁膜を、ストッパ膜をストッパとし
て研磨する工程と、ストッパ膜およびストッパ膜と接す
る部分の第２の絶縁膜を除去する工程と、絶縁膜を堆積
した後、エッチバックして、第３の絶縁膜の側壁にサイ
ドウォール絶縁膜を形成する工程とを有することを特徴
とするものである。
トレンチ型の素子分離領域を有する高集積化した半導体
装置の製造方法において、半導体基板上に酸化膜を形成
する工程と、酸化膜上にストッパ膜を形成する工程と、
ストッパ膜、酸化膜および半導体基板をエッチングし
て、素子分離領域となるトレンチ部を形成する工程と、
トレンチ部の半導体基板表面に、第１の絶縁膜を形成す
る工程と、第２の絶縁膜を堆積する工程と、第２の絶縁
膜上に第３の絶縁膜を堆積し、第１の絶縁膜および第２
の絶縁膜を形成したトレンチ部を第３の絶縁膜で充填す
る工程と、第３の絶縁膜を、ストッパ膜をストッパとし
て研磨する工程と、ストッパ膜およびストッパ膜と接す
る部分の第２の絶縁膜を除去する工程と、絶縁膜を堆積
した後、エッチバックして、第３の絶縁膜の側壁にサイ
ドウォール絶縁膜を形成する工程とを有することを特徴
とするものである。
【００１５】また、本発明の半導体装置の製造方法は、
トレンチ型の素子分離領域を有する高集積化した半導体
装置の製造方法において、半導体基板上に酸化膜を形成
する工程と、酸化膜上にストッパ膜を形成する工程と、
ストッパ膜、酸化膜および半導体基板をエッチングし
て、素子分離領域となるトレンチ部を形成する工程と、
トレンチ部に充填する絶縁膜を堆積する工程と、絶縁膜
を、ストッパ膜をストッパとして研磨する工程と、スト
ッパ膜を除去する工程と、絶縁膜を堆積した後、エッチ
バックして、トレンチ部に充填した絶縁膜の側壁にサイ
ドウォール絶縁膜を形成する工程とを有することを特徴
とするものである。
トレンチ型の素子分離領域を有する高集積化した半導体
装置の製造方法において、半導体基板上に酸化膜を形成
する工程と、酸化膜上にストッパ膜を形成する工程と、
ストッパ膜、酸化膜および半導体基板をエッチングし
て、素子分離領域となるトレンチ部を形成する工程と、
トレンチ部に充填する絶縁膜を堆積する工程と、絶縁膜
を、ストッパ膜をストッパとして研磨する工程と、スト
ッパ膜を除去する工程と、絶縁膜を堆積した後、エッチ
バックして、トレンチ部に充填した絶縁膜の側壁にサイ
ドウォール絶縁膜を形成する工程とを有することを特徴
とするものである。
【００１６】本発明によれば、上述の如き半導体装置お
よびその製造方法により、半導体基板に形成されたトレ
ンチ側壁の上部の絶縁膜が除去され、ＭＯＳトランジス
タのチャネル幅方向のゲート酸化膜とゲート電極がトレ
ンチ側壁の上部にまで形成される状態を防止することが
でき、逆狭チャネル効果やキンク現象等によるＭＯＳト
ランジスタの異常特性の発生を抑制することができる。
従って、所期の特性を有するＭＯＳトランジスタを構成
素子として含む、高集積化した半導体装置の作製が可能
となる。
よびその製造方法により、半導体基板に形成されたトレ
ンチ側壁の上部の絶縁膜が除去され、ＭＯＳトランジス
タのチャネル幅方向のゲート酸化膜とゲート電極がトレ
ンチ側壁の上部にまで形成される状態を防止することが
でき、逆狭チャネル効果やキンク現象等によるＭＯＳト
ランジスタの異常特性の発生を抑制することができる。
従って、所期の特性を有するＭＯＳトランジスタを構成
素子として含む、高集積化した半導体装置の作製が可能
となる。
【００１７】
【発明の実施の形態】以下、本発明の具体的実施の形態
例につき、添付図面を参照して説明する。なお従来技術
の説明で参照した図５および図６中の構成部分と同様の
構成部分には、同一の参照符号を付すものとする。
例につき、添付図面を参照して説明する。なお従来技術
の説明で参照した図５および図６中の構成部分と同様の
構成部分には、同一の参照符号を付すものとする。
【００１８】実施の形態例１ 本実施の形態例はトレンチ型の素子分離領域を有する高
集積化した半導体装置およびその製造方法に本発明を適
用した例であり、これを図１および図２を参照して説明
する。ここで、図１および図２は、半導体装置のＭＯＳ
トランジスタ部１における、ＭＯＳトランジスタのチャ
ネル幅方向の概略断面図を示すものである。まず、図１
（ａ）に示すように、半導体基板１１上に絶縁膜、所謂
パッド絶縁膜１２を熱酸化法、または高温ＣＶＤ法等に
より、膜厚約８ｎｍ程度形成した後、後述する研磨工程
時のストッパとする研磨ストッパ膜、例えば減圧ＣＶＤ
法等によるＳｉＮ膜１３を膜厚約１５０ｎｍ程度堆積す
る。その後、減圧ＣＶＤ法等により、ポリシリコン膜１
４を膜厚約５０ｎｍ程度堆積する。
集積化した半導体装置およびその製造方法に本発明を適
用した例であり、これを図１および図２を参照して説明
する。ここで、図１および図２は、半導体装置のＭＯＳ
トランジスタ部１における、ＭＯＳトランジスタのチャ
ネル幅方向の概略断面図を示すものである。まず、図１
（ａ）に示すように、半導体基板１１上に絶縁膜、所謂
パッド絶縁膜１２を熱酸化法、または高温ＣＶＤ法等に
より、膜厚約８ｎｍ程度形成した後、後述する研磨工程
時のストッパとする研磨ストッパ膜、例えば減圧ＣＶＤ
法等によるＳｉＮ膜１３を膜厚約１５０ｎｍ程度堆積す
る。その後、減圧ＣＶＤ法等により、ポリシリコン膜１
４を膜厚約５０ｎｍ程度堆積する。
【００１９】次に、フォトリソグラフィ技術を用いて、
ＭＯＳトランジスタ部１の素子分離領域２のポリシリコ
ン膜１４／ＳｉＮ膜１３／パッド絶縁膜１２をパターニ
ングし、続いて半導体基板１１を、例えば約５００ｎｍ
程度の深さまでエッチングし、半導体基板１１の素子分
離用溝（トレンチ）を形成することで、トレンチ部１５
を形成する。なお、このトレンチ部１５をポリシリコン
膜１４／ＳｉＮ膜１３／パッド絶縁膜１２／半導体基板
１１に形成する際のエッチングは、異方性プラズマエッ
チング法を用い、トレンチ部１５の側壁は略垂直となる
ようにする。
ＭＯＳトランジスタ部１の素子分離領域２のポリシリコ
ン膜１４／ＳｉＮ膜１３／パッド絶縁膜１２をパターニ
ングし、続いて半導体基板１１を、例えば約５００ｎｍ
程度の深さまでエッチングし、半導体基板１１の素子分
離用溝（トレンチ）を形成することで、トレンチ部１５
を形成する。なお、このトレンチ部１５をポリシリコン
膜１４／ＳｉＮ膜１３／パッド絶縁膜１２／半導体基板
１１に形成する際のエッチングは、異方性プラズマエッ
チング法を用い、トレンチ部１５の側壁は略垂直となる
ようにする。
【００２０】次に、図１（ｂ）に示すように、トレンチ
部１５の半導体基板１１表面と絶縁膜との界面を安定化
してソース・ドレイン等のリーク電流を抑えるための第
１の絶縁膜、例えば熱酸化法による熱酸化膜１６をトレ
ンチ部１５の内壁部に膜厚約１０ｎｍ程度形成する。な
おこの際に、ポリシリコン膜１４表面にも熱酸化膜１７
が形成される。その後、第２の絶縁膜、例えば減圧ＣＶ
Ｄ法によるＳｉＮ膜３０を膜厚約３０ｎｍ程度堆積す
る。次に、第３の絶縁膜、例えばＥＣＲプラズマＣＶＤ
装置を用いたプラズマＣＶＤ法によるＣＶＤＳｉＯ2 膜
１８を膜厚約８００ｎｍ程度堆積し、トレンチ１５部を
ＣＶＤＳｉＯ2 膜１８で充填する。
部１５の半導体基板１１表面と絶縁膜との界面を安定化
してソース・ドレイン等のリーク電流を抑えるための第
１の絶縁膜、例えば熱酸化法による熱酸化膜１６をトレ
ンチ部１５の内壁部に膜厚約１０ｎｍ程度形成する。な
おこの際に、ポリシリコン膜１４表面にも熱酸化膜１７
が形成される。その後、第２の絶縁膜、例えば減圧ＣＶ
Ｄ法によるＳｉＮ膜３０を膜厚約３０ｎｍ程度堆積す
る。次に、第３の絶縁膜、例えばＥＣＲプラズマＣＶＤ
装置を用いたプラズマＣＶＤ法によるＣＶＤＳｉＯ2 膜
１８を膜厚約８００ｎｍ程度堆積し、トレンチ１５部を
ＣＶＤＳｉＯ2 膜１８で充填する。
【００２１】次に、図１（ｃ）に示すように、ＣＶＤＳ
ｉＯ2 膜１８等を、例えばＣＭＰ法等を用いて研磨し、
平坦化する。この際、ＣＭＰ法による研磨は、ポリシリ
コン膜１４が研磨されて、研磨ストッパ膜であるＳｉＮ
膜１３に達する時点で終了させる。上述したＣＭＰ法に
よる研磨を行うことで、ＳｉＮ膜１３表面位置より下方
のトレンチ部１５にＣＶＤＳｉＯ2 膜１８が埋め込まれ
る。
ｉＯ2 膜１８等を、例えばＣＭＰ法等を用いて研磨し、
平坦化する。この際、ＣＭＰ法による研磨は、ポリシリ
コン膜１４が研磨されて、研磨ストッパ膜であるＳｉＮ
膜１３に達する時点で終了させる。上述したＣＭＰ法に
よる研磨を行うことで、ＳｉＮ膜１３表面位置より下方
のトレンチ部１５にＣＶＤＳｉＯ2 膜１８が埋め込まれ
る。
【００２２】次に、図２（ｄ）に示すように、ウェット
エッチング法により、ＳｉＮ膜１３およびＳｉＮ膜３０
の上端をエッチングする。このエッチングにおいては、
パッド絶縁膜１２上のＳｉＮ膜１３が除去された時点で
エッチングを終了させるので、トレンチ部１５のＳｉＮ
膜３０の上端位置は、ほぼパッド絶縁膜１２の表面位置
となる。上述したＳｉＮ膜１３およびＳｉＮ膜３０のエ
ッチングにより、トレンチ部１５に充填されていたＣＶ
ＤＳｉＯ2 膜１８の表面位置は、ＳｉＮ膜１３の膜厚と
パッド絶縁膜１２の膜厚の和に略等しい距離だけ、半導
体基板１１表面位置より上方に位置する。また、この半
導体基板１１表面位置より上方にあるＣＶＤＳｉＯ2 膜
１８の側壁は、略垂直の側壁を持って形成されたトレン
チ部１５の側壁に対応した状態で形成されるために、略
垂直となる。
エッチング法により、ＳｉＮ膜１３およびＳｉＮ膜３０
の上端をエッチングする。このエッチングにおいては、
パッド絶縁膜１２上のＳｉＮ膜１３が除去された時点で
エッチングを終了させるので、トレンチ部１５のＳｉＮ
膜３０の上端位置は、ほぼパッド絶縁膜１２の表面位置
となる。上述したＳｉＮ膜１３およびＳｉＮ膜３０のエ
ッチングにより、トレンチ部１５に充填されていたＣＶ
ＤＳｉＯ2 膜１８の表面位置は、ＳｉＮ膜１３の膜厚と
パッド絶縁膜１２の膜厚の和に略等しい距離だけ、半導
体基板１１表面位置より上方に位置する。また、この半
導体基板１１表面位置より上方にあるＣＶＤＳｉＯ2 膜
１８の側壁は、略垂直の側壁を持って形成されたトレン
チ部１５の側壁に対応した状態で形成されるために、略
垂直となる。
【００２３】次に、例えばＳｉＮ膜をプラズマＣＶＤ法
で膜厚約７０ｎｍ程度堆積し、このＳｉＮ膜をエッチバ
ックして、ＣＶＤＳｉＯ2 膜１８側壁にサイドウォール
絶縁膜３１を形成する。上述したエッチングにより、サ
イドウォール絶縁膜３１の底部の幅は、約４０ｎｍ程度
となって、サイドウォール絶縁膜３１の底部の端部は、
半導体基板１１の素子領域、即ちＭＯＳトランジスタ部
１のチャネル領域に達する程度となっている。
で膜厚約７０ｎｍ程度堆積し、このＳｉＮ膜をエッチバ
ックして、ＣＶＤＳｉＯ2 膜１８側壁にサイドウォール
絶縁膜３１を形成する。上述したエッチングにより、サ
イドウォール絶縁膜３１の底部の幅は、約４０ｎｍ程度
となって、サイドウォール絶縁膜３１の底部の端部は、
半導体基板１１の素子領域、即ちＭＯＳトランジスタ部
１のチャネル領域に達する程度となっている。
【００２４】次に、図２（ｅ）に示すように、ウェット
エッチング法によりパッド絶縁膜１２を除去する。次
に、後述するＭＯＳトランジスタ部１のゲート酸化膜を
形成するための、洗浄処理工程を行う。なお、この洗浄
処理工程においては、通常酸化膜がエッチングされるフ
ッ素系溶液による処理も含まれている。上述したパッド
絶縁膜１２のウェットエッチング工程と洗浄処理工程を
行うことで、トレンチ部１５のＣＶＤＳｉＯ2 膜１８も
エッチングされ、ＣＶＤＳｉＯ2 膜１８の上面位置は低
下し、図２（ｅ）に示すような状態となる。しかし、半
導体基板１１に形成されたトレンチ部１５側壁の上部
は、サイドウォール絶縁膜３１で保護された状態となっ
ているので、従来例（図６（ｄ）参照）のような、トレ
ンチ部１５側壁上部の半導体基板１１表面が露呈した状
態とはならない。
エッチング法によりパッド絶縁膜１２を除去する。次
に、後述するＭＯＳトランジスタ部１のゲート酸化膜を
形成するための、洗浄処理工程を行う。なお、この洗浄
処理工程においては、通常酸化膜がエッチングされるフ
ッ素系溶液による処理も含まれている。上述したパッド
絶縁膜１２のウェットエッチング工程と洗浄処理工程を
行うことで、トレンチ部１５のＣＶＤＳｉＯ2 膜１８も
エッチングされ、ＣＶＤＳｉＯ2 膜１８の上面位置は低
下し、図２（ｅ）に示すような状態となる。しかし、半
導体基板１１に形成されたトレンチ部１５側壁の上部
は、サイドウォール絶縁膜３１で保護された状態となっ
ているので、従来例（図６（ｄ）参照）のような、トレ
ンチ部１５側壁上部の半導体基板１１表面が露呈した状
態とはならない。
【００２５】次に、図２（ｆ）に示すように、熱酸化法
又は高温ＣＶＤ法等により、膜厚約８ｎｍ程度のゲート
酸化膜１９を形成し、その後、後述するポリシリコンゲ
ート電極２０とするポリシリコン膜を減圧ＣＶＤ法で膜
厚約３００ｎｍ程度堆積し、続いて不純物をポリシリコ
ン膜に拡散してポリシリコン膜を低抵抗化し、その後Ｃ
ＶＤ法によりＣＶＤＳｉＯ2 膜を膜厚約４００ｎｍ程度
堆積する。次に、フォトリソグラフィ技術を用いて、Ｃ
ＶＤＳｉＯ2 膜／ポリシリコン膜／ゲート酸化膜１９を
パターニングして、ゲート酸化膜１９とポリシリコンゲ
ート電極２０とポリシリコンゲート電極２０上のＣＶＤ
ＳｉＯ2 膜２１による、ＭＯＳトランジスタ部１のゲー
ト電極部３を形成する。
又は高温ＣＶＤ法等により、膜厚約８ｎｍ程度のゲート
酸化膜１９を形成し、その後、後述するポリシリコンゲ
ート電極２０とするポリシリコン膜を減圧ＣＶＤ法で膜
厚約３００ｎｍ程度堆積し、続いて不純物をポリシリコ
ン膜に拡散してポリシリコン膜を低抵抗化し、その後Ｃ
ＶＤ法によりＣＶＤＳｉＯ2 膜を膜厚約４００ｎｍ程度
堆積する。次に、フォトリソグラフィ技術を用いて、Ｃ
ＶＤＳｉＯ2 膜／ポリシリコン膜／ゲート酸化膜１９を
パターニングして、ゲート酸化膜１９とポリシリコンゲ
ート電極２０とポリシリコンゲート電極２０上のＣＶＤ
ＳｉＯ2 膜２１による、ＭＯＳトランジスタ部１のゲー
ト電極部３を形成する。
【００２６】その後は、図面は省略するが、常法に準ず
る製法により、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）形成、サイドウォール絶縁膜形成、ソース
・ドレイン形成、層間絶縁膜形成、コンタクトホール形
成、配線形成、パッシベーション膜形成等を行って、半
導体装置を作製する。
る製法により、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）形成、サイドウォール絶縁膜形成、ソース
・ドレイン形成、層間絶縁膜形成、コンタクトホール形
成、配線形成、パッシベーション膜形成等を行って、半
導体装置を作製する。
【００２７】上述したトレンチ型の素子分離領域を有す
る高集積化した半導体装置およびその製造方法において
は、ＭＯＳトランジスタ部１のゲート酸化膜１９やポリ
シリコンゲート電極２０が、従来例（図７参照）に示す
ような半導体基板１１に形成されたトレンチ側壁の上部
にも回り込んだ状態にはならず、ＭＯＳトランジスタの
チャネル幅のほぼ全体において、素子分離領域の半導体
基板１１表面と平行した状態となっている。従って、Ｍ
ＯＳトランジスタのチャネル幅の増加や、ＭＯＳトラン
ジスタのチャネル幅方向のチャネル端部における電界の
増加等による、ＭＯＳトランジスタ特性の逆狭チャネル
幅効果に起因したしきい値電圧の低下やキンク現象によ
る異常特性が防止できる。また、トレンチ部１５にＣＶ
ＤＳｉＯ2 膜１８を充填する前に、ＳｉＮ膜３０を堆積
することで、ＣＶＤＳｉＯ2 膜１８の側壁に形成するサ
イドウォール絶縁膜３１の底部の端部を、ＭＯＳトラン
ジスタが形成される素子領域に僅かに達する程度とする
ことができ、ＭＯＳトランジスタのチャネル幅を、ほぼ
設計通りに形成することができる。
る高集積化した半導体装置およびその製造方法において
は、ＭＯＳトランジスタ部１のゲート酸化膜１９やポリ
シリコンゲート電極２０が、従来例（図７参照）に示す
ような半導体基板１１に形成されたトレンチ側壁の上部
にも回り込んだ状態にはならず、ＭＯＳトランジスタの
チャネル幅のほぼ全体において、素子分離領域の半導体
基板１１表面と平行した状態となっている。従って、Ｍ
ＯＳトランジスタのチャネル幅の増加や、ＭＯＳトラン
ジスタのチャネル幅方向のチャネル端部における電界の
増加等による、ＭＯＳトランジスタ特性の逆狭チャネル
幅効果に起因したしきい値電圧の低下やキンク現象によ
る異常特性が防止できる。また、トレンチ部１５にＣＶ
ＤＳｉＯ2 膜１８を充填する前に、ＳｉＮ膜３０を堆積
することで、ＣＶＤＳｉＯ2 膜１８の側壁に形成するサ
イドウォール絶縁膜３１の底部の端部を、ＭＯＳトラン
ジスタが形成される素子領域に僅かに達する程度とする
ことができ、ＭＯＳトランジスタのチャネル幅を、ほぼ
設計通りに形成することができる。
【００２８】実施の形態例２ 本実施の形態例は、トレンチ型の素子分離領域を有する
高集積化した半導体装置およびその製造方法に本発明を
適用した例であり、これを図３および図４を参照して説
明する。ここで、図３および図４は、半導体装置のＭＯ
Ｓトランジスタ部１における、ＭＯＳトランジスタのチ
ャネル幅方向の概略断面図を示すものである。まず、図
３（ａ）に示すように、実施の形態例１と同様にして、
半導体基板１１上にパッド絶縁膜１２、ＳｉＮ膜１３、
ポリシリコン膜１４を形成し、その後フォトリソグラフ
ィ技術を用いた、ＭＯＳトランジスタ部１の素子分離領
域２のポリシリコン膜１４／ＳｉＮ膜１３／パッド絶縁
膜１２のパターニングと、半導体基板１１のエッチング
とでトレンチ部１５を形成する。なお、このトレンチ部
１５をポリシリコン膜１４／ＳｉＮ膜１３／パッド絶縁
膜１２／半導体基板１１に形成する際のエッチングは、
異方性プラズマエッチング法を用い、トレンチ部１５の
側壁は略垂直となるようにする。
高集積化した半導体装置およびその製造方法に本発明を
適用した例であり、これを図３および図４を参照して説
明する。ここで、図３および図４は、半導体装置のＭＯ
Ｓトランジスタ部１における、ＭＯＳトランジスタのチ
ャネル幅方向の概略断面図を示すものである。まず、図
３（ａ）に示すように、実施の形態例１と同様にして、
半導体基板１１上にパッド絶縁膜１２、ＳｉＮ膜１３、
ポリシリコン膜１４を形成し、その後フォトリソグラフ
ィ技術を用いた、ＭＯＳトランジスタ部１の素子分離領
域２のポリシリコン膜１４／ＳｉＮ膜１３／パッド絶縁
膜１２のパターニングと、半導体基板１１のエッチング
とでトレンチ部１５を形成する。なお、このトレンチ部
１５をポリシリコン膜１４／ＳｉＮ膜１３／パッド絶縁
膜１２／半導体基板１１に形成する際のエッチングは、
異方性プラズマエッチング法を用い、トレンチ部１５の
側壁は略垂直となるようにする。
【００２９】次に、図３（ｂ）に示すように、トレンチ
部１５の半導体基板１１表面と絶縁膜との界面を安定化
してソース・ドレイン等のリーク電流を抑えるための絶
縁膜、例えば熱酸化法による熱酸化膜１６をトレンチ部
１５の内壁部に膜厚約１０ｎｍ程度形成する。なおこの
際に、ポリシリコン膜１４表面にも熱酸化膜１７も形成
される。次に、絶縁膜、例えばＥＣＲプラズマＣＶＤ装
置を用いたプラズマＣＶＤ法によるＣＶＤＳｉＯ2 膜１
８を膜厚約５００ｎｍ程度堆積し、トレンチ部１５をＣ
ＶＤＳｉＯ2 膜１８で充填する。なお、上述した熱酸化
法による熱酸化膜１６を用いずに、その後のトレンチ部
１５に充填するプラズマＣＶＤ法によるＣＶＤＳｉＯ2
膜１８の代わりに、半導体基板１１表面と絶縁膜との界
面安定性の良い、高温ＣＶＤ法による高温酸化膜を、直
接トレンチ部１５に充填する方法を採ってもよい。
部１５の半導体基板１１表面と絶縁膜との界面を安定化
してソース・ドレイン等のリーク電流を抑えるための絶
縁膜、例えば熱酸化法による熱酸化膜１６をトレンチ部
１５の内壁部に膜厚約１０ｎｍ程度形成する。なおこの
際に、ポリシリコン膜１４表面にも熱酸化膜１７も形成
される。次に、絶縁膜、例えばＥＣＲプラズマＣＶＤ装
置を用いたプラズマＣＶＤ法によるＣＶＤＳｉＯ2 膜１
８を膜厚約５００ｎｍ程度堆積し、トレンチ部１５をＣ
ＶＤＳｉＯ2 膜１８で充填する。なお、上述した熱酸化
法による熱酸化膜１６を用いずに、その後のトレンチ部
１５に充填するプラズマＣＶＤ法によるＣＶＤＳｉＯ2
膜１８の代わりに、半導体基板１１表面と絶縁膜との界
面安定性の良い、高温ＣＶＤ法による高温酸化膜を、直
接トレンチ部１５に充填する方法を採ってもよい。
【００３０】次に、図３（ｃ）に示すように、ＣＶＤＳ
ｉＯ2 膜１８等を、例えばＣＭＰ法等を用いて研磨し、
平坦化する。この際、ＣＭＰ法による研磨は、ポリシリ
コン膜１４が研磨されて、研磨ストッパ膜であるＳｉＮ
膜１３に達する時点で終了させる。上述したＣＭＰ法に
よる研磨を行うことで、ＳｉＮ膜１３表面位置より下方
のトレンチ部１５にＣＶＤＳｉＯ2 膜１８が埋め込まれ
る。
ｉＯ2 膜１８等を、例えばＣＭＰ法等を用いて研磨し、
平坦化する。この際、ＣＭＰ法による研磨は、ポリシリ
コン膜１４が研磨されて、研磨ストッパ膜であるＳｉＮ
膜１３に達する時点で終了させる。上述したＣＭＰ法に
よる研磨を行うことで、ＳｉＮ膜１３表面位置より下方
のトレンチ部１５にＣＶＤＳｉＯ2 膜１８が埋め込まれ
る。
【００３１】次に、図４（ｄ）に示すように、ウェット
エッチング法により、ＳｉＮ膜１３をエッチングする。
上述したＳｉＮ膜１３のエッチングにより、トレンチ部
１５に充填されていたＣＶＤＳｉＯ2 膜１８の表面位置
は、ＳｉＮ膜１３の膜厚とパッド絶縁膜１２の膜厚の和
に略等しい距離だけ、半導体基板１１表面位置より上方
に位置する。また、この半導体基板１１表面位置より上
方にあるＣＶＤＳｉＯ2 膜１８の側壁は、略垂直の側壁
を持って形成されたトレンチ部１５の側壁に対応した状
態で形成されるために、略垂直となる。
エッチング法により、ＳｉＮ膜１３をエッチングする。
上述したＳｉＮ膜１３のエッチングにより、トレンチ部
１５に充填されていたＣＶＤＳｉＯ2 膜１８の表面位置
は、ＳｉＮ膜１３の膜厚とパッド絶縁膜１２の膜厚の和
に略等しい距離だけ、半導体基板１１表面位置より上方
に位置する。また、この半導体基板１１表面位置より上
方にあるＣＶＤＳｉＯ2 膜１８の側壁は、略垂直の側壁
を持って形成されたトレンチ部１５の側壁に対応した状
態で形成されるために、略垂直となる。
【００３２】次に、例えばＳｉＮ膜をプラズマＣＶＤ法
で膜厚約７０ｎｍ程度堆積し、このＳｉＮ膜をエッチバ
ックして、ＣＶＤＳｉＯ2 膜１８側壁にサイドウォール
絶縁膜４０を形成する。上述したサイドウォール絶縁膜
４０の底部の幅は、約４０ｎｍ程度となって、サイドウ
ォール絶縁膜４０の底部の端部は、半導体基板１１の素
子領域、即ちＭＯＳトランジスタ部１のチャネル領域に
僅かに入る状態、この実施の形態例において約３５ｎｍ
程度入る状態となる。
で膜厚約７０ｎｍ程度堆積し、このＳｉＮ膜をエッチバ
ックして、ＣＶＤＳｉＯ2 膜１８側壁にサイドウォール
絶縁膜４０を形成する。上述したサイドウォール絶縁膜
４０の底部の幅は、約４０ｎｍ程度となって、サイドウ
ォール絶縁膜４０の底部の端部は、半導体基板１１の素
子領域、即ちＭＯＳトランジスタ部１のチャネル領域に
僅かに入る状態、この実施の形態例において約３５ｎｍ
程度入る状態となる。
【００３３】次に、図４（ｅ）に示すように、ウェット
エッチング法によりパッド絶縁膜１２を除去する。次
に、後述するＭＯＳトランジスタ部１のゲート酸化膜を
形成するための、洗浄処理工程を行う。なお、この洗浄
処理工程においては、通常酸化膜がエッチングされるフ
ッ素系溶液による処理も含まれている。上述したパッド
絶縁膜１２のウェットエッチング工程と洗浄処理工程を
行うことで、トレンチ部１５のＣＶＤＳｉＯ2 膜１８も
エッチングされ、ＣＶＤＳｉＯ2 膜１８の上面位置は低
下し、図４（ｅ）に示すような状態となる。しかし、半
導体基板１１に形成されたトレンチ部１５側壁の上部
は、サイドウォール絶縁膜４０で保護された状態となっ
ているので、従来例（図６（ｄ）参照）のような、トレ
ンチ部１５側壁上部の半導体基板１１表面が露呈した状
態とはならない。
エッチング法によりパッド絶縁膜１２を除去する。次
に、後述するＭＯＳトランジスタ部１のゲート酸化膜を
形成するための、洗浄処理工程を行う。なお、この洗浄
処理工程においては、通常酸化膜がエッチングされるフ
ッ素系溶液による処理も含まれている。上述したパッド
絶縁膜１２のウェットエッチング工程と洗浄処理工程を
行うことで、トレンチ部１５のＣＶＤＳｉＯ2 膜１８も
エッチングされ、ＣＶＤＳｉＯ2 膜１８の上面位置は低
下し、図４（ｅ）に示すような状態となる。しかし、半
導体基板１１に形成されたトレンチ部１５側壁の上部
は、サイドウォール絶縁膜４０で保護された状態となっ
ているので、従来例（図６（ｄ）参照）のような、トレ
ンチ部１５側壁上部の半導体基板１１表面が露呈した状
態とはならない。
【００３４】次に、図４（ｆ）に示すように、実施の形
態例１と同様にして、ゲート酸化膜１９を形成し、その
後、後述するポリシリコンゲート電極２０とするポリシ
リコン膜を堆積し、続いて不純物をポリシリコン膜に拡
散してポリシリコン膜を低抵抗化し、その後ＣＶＤＳｉ
Ｏ2 膜２１を堆積する。次に、フォトリソグラフィ技術
を用いて、ＣＶＤＳｉＯ2 膜／ポリシリコン膜／ゲート
酸化膜１９をパターニングして、ゲート酸化膜１９とポ
リシリコンゲート電極２０とポリシリコンゲート電極２
０上のＣＶＤＳｉＯ2 膜２１とによる、ＭＯＳトランジ
スタ部１のゲート電極部３を形成する。
態例１と同様にして、ゲート酸化膜１９を形成し、その
後、後述するポリシリコンゲート電極２０とするポリシ
リコン膜を堆積し、続いて不純物をポリシリコン膜に拡
散してポリシリコン膜を低抵抗化し、その後ＣＶＤＳｉ
Ｏ2 膜２１を堆積する。次に、フォトリソグラフィ技術
を用いて、ＣＶＤＳｉＯ2 膜／ポリシリコン膜／ゲート
酸化膜１９をパターニングして、ゲート酸化膜１９とポ
リシリコンゲート電極２０とポリシリコンゲート電極２
０上のＣＶＤＳｉＯ2 膜２１とによる、ＭＯＳトランジ
スタ部１のゲート電極部３を形成する。
【００３５】その後は、図面は省略するが、常法に準ず
る製法により、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）形成、サイドウォール絶縁膜形成、ソース
・ドレイン形成、層間絶縁膜形成、コンタクトホール形
成、配線形成、パッシベーション膜形成等を行って、半
導体装置を作製する。
る製法により、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）形成、サイドウォール絶縁膜形成、ソース
・ドレイン形成、層間絶縁膜形成、コンタクトホール形
成、配線形成、パッシベーション膜形成等を行って、半
導体装置を作製する。
【００３６】上述したトレンチ型の素子分離領域を有す
る高集積化した半導体装置およびその製造方法において
は、ＭＯＳトランジスタ部１のゲート酸化膜１９やポリ
シリコンゲート電極２０が、従来例（図７参照）に示す
ような半導体基板１１に形成されたトレンチ側壁の上部
にも回り込んだ状態にはならず、ＭＯＳトランジスタの
チャネル幅のほぼ全体において、素子分離領域の半導体
基板１１表面と平行した状態となっている。従って、Ｍ
ＯＳトランジスタのチャネルス幅の増加や、ＭＯＳトラ
ンジスタのチャネル幅方向のチャネル端部における電界
の増加等による、ＭＯＳトランジスタ特性の逆狭チャネ
ル幅効果に起因したしきい値電圧の低下やキンク現象に
よる異常特性が防止できる。
る高集積化した半導体装置およびその製造方法において
は、ＭＯＳトランジスタ部１のゲート酸化膜１９やポリ
シリコンゲート電極２０が、従来例（図７参照）に示す
ような半導体基板１１に形成されたトレンチ側壁の上部
にも回り込んだ状態にはならず、ＭＯＳトランジスタの
チャネル幅のほぼ全体において、素子分離領域の半導体
基板１１表面と平行した状態となっている。従って、Ｍ
ＯＳトランジスタのチャネルス幅の増加や、ＭＯＳトラ
ンジスタのチャネル幅方向のチャネル端部における電界
の増加等による、ＭＯＳトランジスタ特性の逆狭チャネ
ル幅効果に起因したしきい値電圧の低下やキンク現象に
よる異常特性が防止できる。
【００３７】以上、本発明を２例の実施の形態例により
説明したが、本発明はこの実施の形態例に何ら限定され
るものではない。例えば、本発明の実施の形態例１で
は、トレンチ部に充填する第３の絶縁膜をプラズマＣＶ
Ｄ法によるＣＶＤＳｉＯ2 膜として説明したが、熱ＣＶ
Ｄ法や光ＣＶＤ法等によるＣＶＤＳｉＯ2 膜でもよい。
また、本発明の実施の形態例１および実施の形態例２で
は、プラズマＣＶＤ法によるＳｉＮ膜のエッチバックで
サイドウォール絶縁膜を形成するとして説明したが、熱
ＣＶＤ法や光ＣＶＤ法等によるＳｉＮ膜のエッチバック
でサイドウォール絶縁膜を形成してもよい。更に、本発
明の実施の形態例では、ゲート電極をポリシリコン膜を
用いたポリシリコンゲート電極として説明したが、ポリ
シリコン膜と高融点金属シリサイド膜とによるポリサイ
ドゲート電極等であってもよい。その他、本発明の技術
的思想の範囲内で、プロセス装置やプロセス条件は適宜
変更が可能である。
説明したが、本発明はこの実施の形態例に何ら限定され
るものではない。例えば、本発明の実施の形態例１で
は、トレンチ部に充填する第３の絶縁膜をプラズマＣＶ
Ｄ法によるＣＶＤＳｉＯ2 膜として説明したが、熱ＣＶ
Ｄ法や光ＣＶＤ法等によるＣＶＤＳｉＯ2 膜でもよい。
また、本発明の実施の形態例１および実施の形態例２で
は、プラズマＣＶＤ法によるＳｉＮ膜のエッチバックで
サイドウォール絶縁膜を形成するとして説明したが、熱
ＣＶＤ法や光ＣＶＤ法等によるＳｉＮ膜のエッチバック
でサイドウォール絶縁膜を形成してもよい。更に、本発
明の実施の形態例では、ゲート電極をポリシリコン膜を
用いたポリシリコンゲート電極として説明したが、ポリ
シリコン膜と高融点金属シリサイド膜とによるポリサイ
ドゲート電極等であってもよい。その他、本発明の技術
的思想の範囲内で、プロセス装置やプロセス条件は適宜
変更が可能である。
【００３８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置およびその製造方法は、半導体基板に形成
されたトレンチ側壁の上部の絶縁膜が除去され、ＭＯＳ
トランジスタのチャネル幅方向のゲート酸化膜とゲート
電極がトレンチ側壁の上部にまで形成される状態を防止
することができ、逆狭チャネル効果やキンク現象等によ
るＭＯＳトランジスタの異常特性の発生を抑制すること
ができる。従って、所期の特性を有するＭＯＳトランジ
スタを構成素子として含む、高集積化した半導体装置の
作製が可能となる。
の半導体装置およびその製造方法は、半導体基板に形成
されたトレンチ側壁の上部の絶縁膜が除去され、ＭＯＳ
トランジスタのチャネル幅方向のゲート酸化膜とゲート
電極がトレンチ側壁の上部にまで形成される状態を防止
することができ、逆狭チャネル効果やキンク現象等によ
るＭＯＳトランジスタの異常特性の発生を抑制すること
ができる。従って、所期の特性を有するＭＯＳトランジ
スタを構成素子として含む、高集積化した半導体装置の
作製が可能となる。
【図１】本発明を適用した実施の形態例１の工程の前半
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ａ）はトレンチ部を形成した状
態、（ｂ）はＳｉＮ膜を堆積した後に、ＣＶＤＳｉＯ2
膜を堆積した状態、（ｃ）はＣＶＤＳｉＯ2 膜の上面が
ＳｉＮ膜の上面位置になるまでＣＶＤＳｉＯ2 膜を研磨
した状態である。
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ａ）はトレンチ部を形成した状
態、（ｂ）はＳｉＮ膜を堆積した後に、ＣＶＤＳｉＯ2
膜を堆積した状態、（ｃ）はＣＶＤＳｉＯ2 膜の上面が
ＳｉＮ膜の上面位置になるまでＣＶＤＳｉＯ2 膜を研磨
した状態である。
【図２】本発明を適用した実施の形態例１の工程の後半
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ｄ）はＳｉＮ膜を堆積した後、エ
ッチバックしてＣＶＤＳｉＯ2 膜の側壁にサイドウォー
ル絶縁膜を形成した状態、（ｅ）はパッド絶縁膜をウェ
ットエッチングし、その後ゲート酸化膜形成のための洗
浄処理をした状態、（ｆ）はＣＶＤＳｉＯ2 膜、ポリシ
リコン膜およびゲート酸化膜をパターニングしてゲート
電極部を形成した状態である。
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ｄ）はＳｉＮ膜を堆積した後、エ
ッチバックしてＣＶＤＳｉＯ2 膜の側壁にサイドウォー
ル絶縁膜を形成した状態、（ｅ）はパッド絶縁膜をウェ
ットエッチングし、その後ゲート酸化膜形成のための洗
浄処理をした状態、（ｆ）はＣＶＤＳｉＯ2 膜、ポリシ
リコン膜およびゲート酸化膜をパターニングしてゲート
電極部を形成した状態である。
【図３】本発明を適用した実施の形態例２の工程の前半
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ａ）はトレンチ部を形成した状
態、（ｂ）はＣＶＤＳｉＯ2 膜を堆積した状態、（ｃ）
はＣＶＤＳｉＯ2 膜の上面がＳｉＮ膜の上面位置になる
までＣＶＤＳｉＯ2 膜を研磨した状態である。
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ａ）はトレンチ部を形成した状
態、（ｂ）はＣＶＤＳｉＯ2 膜を堆積した状態、（ｃ）
はＣＶＤＳｉＯ2 膜の上面がＳｉＮ膜の上面位置になる
までＣＶＤＳｉＯ2 膜を研磨した状態である。
【図４】本発明を適用した実施の形態例１の工程の後半
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ｄ）はＳｉＮ膜を堆積した後、エ
ッチバックしてＣＶＤＳｉＯ2 膜の側壁にサイドウォー
ル絶縁膜を形成した状態、（ｅ）はパッド絶縁膜をウェ
ットエッチングし、その後ゲート酸化膜形成のための洗
浄処理をした状態、（ｆ）はＣＶＤＳｉＯ2 膜、ポリシ
リコン膜およびゲート酸化膜をパターニングしてゲート
電極部を形成した状態である。
を工程順に説明する、半導体装置のＭＯＳトランジスタ
部の概略断面図で、（ｄ）はＳｉＮ膜を堆積した後、エ
ッチバックしてＣＶＤＳｉＯ2 膜の側壁にサイドウォー
ル絶縁膜を形成した状態、（ｅ）はパッド絶縁膜をウェ
ットエッチングし、その後ゲート酸化膜形成のための洗
浄処理をした状態、（ｆ）はＣＶＤＳｉＯ2 膜、ポリシ
リコン膜およびゲート酸化膜をパターニングしてゲート
電極部を形成した状態である。
【図５】従来の半導体装置の製造方法の工程の前半を工
程順に説明する、半導体装置のＭＯＳトランジスタ部の
概略断面図で、（ａ）はトレンチ部を形成した状態、
（ｂ）はＣＶＤＳｉＯ2 膜を堆積した状態、（ｃ）はＣ
ＶＤＳｉＯ2 膜の上面がＳｉＮ膜の上面位置になるまで
ＣＶＤＳｉＯ2 膜を研磨した状態である。
程順に説明する、半導体装置のＭＯＳトランジスタ部の
概略断面図で、（ａ）はトレンチ部を形成した状態、
（ｂ）はＣＶＤＳｉＯ2 膜を堆積した状態、（ｃ）はＣ
ＶＤＳｉＯ2 膜の上面がＳｉＮ膜の上面位置になるまで
ＣＶＤＳｉＯ2 膜を研磨した状態である。
【図６】従来の半導体装置の製造方法の工程の後半を工
程順に説明する、半導体装置のＭＯＳトランジスタ部の
概略断面図で、（ｄ）はパッド絶縁膜をウェットエッチ
ングし、その後ゲート酸化膜形成のための洗浄処理をし
た状態、（ｅ）はＣＶＤＳｉＯ2 膜、ポリシリコン膜お
よびゲート酸化膜をパターニングしてゲート電極部を形
成した状態である。
程順に説明する、半導体装置のＭＯＳトランジスタ部の
概略断面図で、（ｄ）はパッド絶縁膜をウェットエッチ
ングし、その後ゲート酸化膜形成のための洗浄処理をし
た状態、（ｅ）はＣＶＤＳｉＯ2 膜、ポリシリコン膜お
よびゲート酸化膜をパターニングしてゲート電極部を形
成した状態である。
【図７】図６（ｅ）のＱ部を拡大した図である。
１…ＭＯＳトランジスタ部、２…素子分離領域、３…ゲ
ート電極部、１１…半導体基板、１２…パッド絶縁膜、
１３，３０…ＳｉＮ膜、１４…ポリシリコン膜、１５…
トレンチ部、１６，１７…熱酸化膜、１８，２１…ＣＶ
ＤＳｉＯ2 膜、１９…ゲート酸化膜、２０…ポリシリコ
ンゲート電極、３１，４０…サイドウォール絶縁膜
ート電極部、１１…半導体基板、１２…パッド絶縁膜、
１３，３０…ＳｉＮ膜、１４…ポリシリコン膜、１５…
トレンチ部、１６，１７…熱酸化膜、１８，２１…ＣＶ
ＤＳｉＯ2 膜、１９…ゲート酸化膜、２０…ポリシリコ
ンゲート電極、３１，４０…サイドウォール絶縁膜
Claims (16)
- 【請求項１】 トレンチ型の素子分離領域を有する高集
積化した半導体装置において、 前記素子分離領域のトレンチ部の内壁に形成された第１
の絶縁膜と、 前記第１の絶縁膜上に形成された第２の絶縁膜と、 前記第１の絶縁膜および前記第２の絶縁膜の形成された
前記トレンチ部内に充填する絶縁膜で、前記絶縁膜の上
部位置が半導体基板表面位置より上方にあり、前記絶縁
膜の側壁は略垂直である第３の絶縁膜と、 前記第３の絶縁膜の側壁に形成された、底部の端部が素
子領域に達するサイドウォール絶縁膜とを有することを
特徴とする半導体装置。 - 【請求項２】 トレンチ型の素子分離領域を有する高集
積化した半導体装置において、 前記素子分離領域のトレンチ部内を充填し、側壁上部位
置が前記トレンチ部が形成された半導体基板表面位置よ
り高く、前記側壁は略垂直である絶縁膜と、 前記絶縁膜の側壁に形成されたサイドウォール絶縁膜と
を有することを特徴とする半導体装置。 - 【請求項３】 前記第１の絶縁膜は、熱酸化膜であるこ
とを特徴とする、請求項１に記載の半導体装置。 - 【請求項４】 前記第２の絶縁膜は、ＳｉＮ膜であるこ
とを特徴とする、請求項１に記載の半導体装置。 - 【請求項５】 前記第３の絶縁膜は、ＣＶＤＳｉＯ2 膜
であることを特徴とする、請求項１に記載の半導体装
置。 - 【請求項６】 前記サイドウォール絶縁膜は、ＳｉＮ膜
であることを特徴とする、請求項１又は請求項２に記載
の半導体装置。 - 【請求項７】 前記絶縁膜は、ＣＶＤＳｉＯ2 膜である
ことを特徴とする、請求項２に記載の半導体装置。 - 【請求項８】 トレンチ型の素子分離領域を有する高集
積化した半導体装置の製造方法において、 半導体基板上に酸化膜を形成する工程と、 前記酸化膜上にストッパ膜を形成する工程と、 前記ストッパ膜、前記酸化膜および前記半導体基板をエ
ッチングして、素子分離領域となるトレンチ部を形成す
る工程と、 前記トレンチ部の前記半導体基板表面に、第１の絶縁膜
を形成する工程と、 第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に第３の絶縁膜を堆積し、前記第１
の絶縁膜および前記第２の絶縁膜を形成した前記トレン
チ部を前記第３の絶縁膜で充填する工程と、 前記第３の絶縁膜を、前記ストッパ膜をストッパとして
研磨する工程と、 前記ストッパ膜および前記ストッパ膜と接する部分の前
記第２の絶縁膜を除去する工程と、 絶縁膜を堆積した後、エッチバックして、前記第３の絶
縁膜の側壁にサイドウォール絶縁膜を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項９】 トレンチ型の素子分離領域を有する高集
積化した半導体装置の製造方法において、 半導体基板上に酸化膜を形成する工程と、 前記酸化膜上にストッパ膜を形成する工程と、 前記ストッパ膜、前記酸化膜および前記半導体基板をエ
ッチングして、素子分離領域となるトレンチ部を形成す
る工程と、 前記トレンチ部に充填する絶縁膜を堆積する工程と、 前記絶縁膜を、前記ストッパ膜をストッパとして研磨す
る工程と、 前記ストッパ膜を除去する工程と、 絶縁膜を堆積した後、エッチバックして、前記トレンチ
部に充填した前記絶縁膜の側壁にサイドウォール絶縁膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項１０】 前記酸化膜は、熱酸化膜および高温Ｃ
ＶＤＳｉＯ2 膜であることを特徴とする、請求項８に記
載の半導体装置の製造方法。 - 【請求項１１】 前記ストッパ膜は、ＳｉＮ膜であるこ
とを特徴とする、請求項８に記載の半導体装置の製造方
法。 - 【請求項１２】 前記第１の絶縁膜は、熱酸化膜である
ことを特徴とする、請求項８に記載の半導体装置の製造
方法。 - 【請求項１３】 前記第２の絶縁膜は、ＳｉＮ膜である
ことを特徴とする、請求項８に記載の半導体装置の製造
方法。 - 【請求項１４】 前記第３の絶縁膜は、ＣＶＤＳｉＯ2
膜であることを特徴とする、請求項８に記載の半導体装
置の製造方法。 - 【請求項１５】 前記サイドウォール絶縁膜は、ＳｉＮ
膜であることを特徴とする、請求項８又は請求項９に記
載の半導体装置の製造方法。 - 【請求項１６】 前記トレンチ部に充填した前記絶縁膜
は、ＣＶＤＳｉＯ2 膜であることを特徴とする、請求項
９に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30208297A JPH1187490A (ja) | 1997-07-14 | 1997-11-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-188190 | 1997-07-14 | ||
| JP18819097 | 1997-07-14 | ||
| JP30208297A JPH1187490A (ja) | 1997-07-14 | 1997-11-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187490A true JPH1187490A (ja) | 1999-03-30 |
Family
ID=26504775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30208297A Pending JPH1187490A (ja) | 1997-07-14 | 1997-11-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187490A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302878B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 반도체 소자 분리를 위한 트렌치 제조 방법 |
| KR100351891B1 (ko) * | 1999-06-01 | 2002-09-12 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| JP2003513470A (ja) * | 1999-11-02 | 2003-04-08 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス |
| JP2004193585A (ja) * | 2002-11-29 | 2004-07-08 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| US6828209B1 (en) | 1999-10-15 | 2004-12-07 | Seiko Epson Corporation | Methods for manufacturing a semiconductor device including a trench isolation region |
| JP2006253624A (ja) * | 2005-03-09 | 2006-09-21 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
| JP2008218868A (ja) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
-
1997
- 1997-11-04 JP JP30208297A patent/JPH1187490A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351891B1 (ko) * | 1999-06-01 | 2002-09-12 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100302878B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 반도체 소자 분리를 위한 트렌치 제조 방법 |
| US6828209B1 (en) | 1999-10-15 | 2004-12-07 | Seiko Epson Corporation | Methods for manufacturing a semiconductor device including a trench isolation region |
| JP2003513470A (ja) * | 1999-11-02 | 2003-04-08 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス |
| JP2004193585A (ja) * | 2002-11-29 | 2004-07-08 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP2006253624A (ja) * | 2005-03-09 | 2006-09-21 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
| JP2008218868A (ja) * | 2007-03-07 | 2008-09-18 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP4631863B2 (ja) * | 2007-03-07 | 2011-02-16 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
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