JP2003513470A - 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス - Google Patents
分離トレンチコーナトランジスタ素子を除去するスペーサプロセスInfo
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 64
- 238000002955 isolation Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000003989 dielectric material Substances 0.000 claims abstract description 35
- 230000003071 parasitic effect Effects 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 17
- 239000002019 doping agent Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 4
- 238000002513 implantation Methods 0.000 abstract description 8
- 239000007943 implant Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000007924 injection Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- -1 silicon nitride Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】
本発明は、トランジスタにおける寄生コーナ素子の形成を回避するスペーサ形成方法に関し、ここでは、半導体基板にトレンチをエッチングしてアクティブエリア領域を形成するステップと、このトレンチとアクティブエリアとを第１の誘電体材料によってライニングするステップと、このトレンチを第２の誘電体材料で充填することによって浅いトレンチ分離領域をアクティブエリア領域に隣接して形成するステップとが含まれる。第１の誘電体材料は上記のアクティブエリア領域から除去されてゲート酸化物がこのアクティブエリア領域に形成され、ここでディボットがアクティブエリア領域と、浅いトレンチ分離領域との間に形成される。ドーパントがこのアクティブエリア領域に注入されてこのトランジスタのソースおよびドレインが形成される。注入のステップの後、第３の誘電体材料から形成されたスペーサ層がゲート酸化物層にわたってデポジットされ、これによってディボットが充填される。このスペーサ層を非等方性エッチングすることによってスペーサがディボットに形成され、これによってゲート導体材料がこのディボットに侵入しないようにし、かつこのスペーサによってゲート導体材料がアクティブエリア領域のコーナから離されて寄生コーナ素子の形成を回避する。
Description
【０００１】
背景
１． 技術分野
本発明は、半導体素子のアクティブエリアのコーナに形成される寄生コーナ素
子を除去する方法に関し、殊にこの寄生コーナ素子に対して、閾値電圧を増加さ
せる分離スペーサを形成する方法に関する。
子を除去する方法に関し、殊にこの寄生コーナ素子に対して、閾値電圧を増加さ
せる分離スペーサを形成する方法に関する。
【０００２】
２． 関連する従来技術の説明
半導体素子用の電界効果トランジスタ（ＦＥＴ＝Field Effect Transistor）
には通例、ドーピングされたアクティブエリア１０が含まれており、ここでは図
１Ａおよび１Ｂに示したようにチャネル１４が、ＦＥＴのソース８とドレイン１
１との間に形成される。適切な条件の下でゲート電極１２がアクティブ化される
と、ゲート電極１２の下のチャネル１４（点線で図示）を介してソースとドレイ
ンとの間で電気の流れが発生する。多くのトランジスタ設計では、アクティブエ
リアは、このアクティブエリア１０に近接する分離領域１６とは高さが異なる。
プロセス制御に起因して、これらの分離領域１６はアクティブエリア１０よりも
低いことも高いこともある。
には通例、ドーピングされたアクティブエリア１０が含まれており、ここでは図
１Ａおよび１Ｂに示したようにチャネル１４が、ＦＥＴのソース８とドレイン１
１との間に形成される。適切な条件の下でゲート電極１２がアクティブ化される
と、ゲート電極１２の下のチャネル１４（点線で図示）を介してソースとドレイ
ンとの間で電気の流れが発生する。多くのトランジスタ設計では、アクティブエ
リアは、このアクティブエリア１０に近接する分離領域１６とは高さが異なる。
プロセス制御に起因して、これらの分離領域１６はアクティブエリア１０よりも
低いことも高いこともある。
【０００３】
アクティブエリア１０と、近接した分離領域１２との間の高さの差に起因して
、このアクティブエリアのコーナと、このコーナに近接するディボット（divot
）２０に形成されるゲート導体の一部との間に、寄生コーナ素子１８が形成され
る。ディボット２０は、窒化シリコンライナ２２を形成除去する間に形成され、
ここでこの窒化シリコンライナ２２は、アクティブエリア領域に１０に隣接する
浅いトレンチに形成される。ゲート酸化物２４が形成されると、ディボット２０
は残存してゲート電極１２のポリシリコンで充填される。このコーナ素子に起因
する寄生の漏れ（parasitic leakage）によってＦＥＴの性能が低下してしまい
、またデータのエラーまたはＦＥＴの誤動作に結びついてしまう。
、このアクティブエリアのコーナと、このコーナに近接するディボット（divot
）２０に形成されるゲート導体の一部との間に、寄生コーナ素子１８が形成され
る。ディボット２０は、窒化シリコンライナ２２を形成除去する間に形成され、
ここでこの窒化シリコンライナ２２は、アクティブエリア領域に１０に隣接する
浅いトレンチに形成される。ゲート酸化物２４が形成されると、ディボット２０
は残存してゲート電極１２のポリシリコンで充填される。このコーナ素子に起因
する寄生の漏れ（parasitic leakage）によってＦＥＴの性能が低下してしまい
、またデータのエラーまたはＦＥＴの誤動作に結びついてしまう。
【０００４】
したがってこのディボットを充填して、ゲート導体がこのディボットに侵入し
てしまわないようにするスペーサが必要である。さらにアクティブエリアの注入
後にこのようなスペーサを形成して、寄生コーナ素子の閾値電圧をさらに低減さ
せることが必要である。
てしまわないようにするスペーサが必要である。さらにアクティブエリアの注入
後にこのようなスペーサを形成して、寄生コーナ素子の閾値電圧をさらに低減さ
せることが必要である。
【０００５】
発明の要約
トランジスタにおける寄生コーナ素子の形成を回避する本発明のスペーサ形成
方法によれば、半導体基板にトレンチをエッチングしてアクティブエリア領域を
形成し、このトレンチおよびアクティブエリア領域を第１の誘電性材料でライニ
ングし、このトレンチを第２の誘電性材料で充填することによって、浅いトレン
チ分離領域をアクティブエリア領域に隣接して形成し、第１の誘電性材料をアク
ティブエリア領域から除去する。ゲート酸化物をこのアクティブエリア領域にわ
たって形成し、ディボットが、アクティブエリア領域と、浅いトレンチ分離領域
との間に形成されるようにする。アクティブエリア領域にドーパントを注入して
トランジスタのソースおよびドレインを形成する。注入のステップの後、スペー
サ層を第３の誘電性材料からゲート酸化物層にわたって形成し、これによってデ
ィボットを充填する。この後、スペーサ層の非等方性エッチングを行い、これに
よってディボットにスペーサを形成して、ゲート導体材料がディボットに侵入す
ることを回避し、またこのスペーサによってゲート導体材料がアクティブエリア
領域のコーナから離されて寄生コーナ素子の形成が回避される。
方法によれば、半導体基板にトレンチをエッチングしてアクティブエリア領域を
形成し、このトレンチおよびアクティブエリア領域を第１の誘電性材料でライニ
ングし、このトレンチを第２の誘電性材料で充填することによって、浅いトレン
チ分離領域をアクティブエリア領域に隣接して形成し、第１の誘電性材料をアク
ティブエリア領域から除去する。ゲート酸化物をこのアクティブエリア領域にわ
たって形成し、ディボットが、アクティブエリア領域と、浅いトレンチ分離領域
との間に形成されるようにする。アクティブエリア領域にドーパントを注入して
トランジスタのソースおよびドレインを形成する。注入のステップの後、スペー
サ層を第３の誘電性材料からゲート酸化物層にわたって形成し、これによってデ
ィボットを充填する。この後、スペーサ層の非等方性エッチングを行い、これに
よってディボットにスペーサを形成して、ゲート導体材料がディボットに侵入す
ることを回避し、またこのスペーサによってゲート導体材料がアクティブエリア
領域のコーナから離されて寄生コーナ素子の形成が回避される。
【０００６】
電界効果トランジスタにおける寄生コーナ素子の形成を回避する誘電体スペー
サ形成方法には、シリコン基板にトレンチをエッチングしてアクティブエリア領
域を形成するステップと、このトレンチおよびアクティブエリア領域を窒化シリ
コンでライニングするステップと、このトレンチを２酸化シリコンで充填するこ
とによって、浅いトレンチ分離領域をアクティブエリア領域に隣接して形成する
ステップと、この窒化シリコンをアクティブエリア領域から除去するステップと
が含まれる。ゲート酸化物をアクティブエリア領域にわたって形成し、ここでデ
ィボットをアクティブエリア領域と、浅いトレンチ分離領域との間に形成する。
ドーパントをアクティブエリア領域に注入して電界効果トランジスタのソースお
よびドレインを形成する。注入のステップの後、スペーサ層を第３の誘電性材料
からゲート酸化物層にわたって形成してディボットを充填する。この後、スペー
サ層の非等方性エッチングを行ってディボットにスペーサを形成し、これにより
ゲート導体材料がこのディボットに侵入することが回避され、このスペーサによ
ってゲート導体材料がアクティブエリア領域のコーナから離されて寄生コーナ素
子の形成が回避される。
サ形成方法には、シリコン基板にトレンチをエッチングしてアクティブエリア領
域を形成するステップと、このトレンチおよびアクティブエリア領域を窒化シリ
コンでライニングするステップと、このトレンチを２酸化シリコンで充填するこ
とによって、浅いトレンチ分離領域をアクティブエリア領域に隣接して形成する
ステップと、この窒化シリコンをアクティブエリア領域から除去するステップと
が含まれる。ゲート酸化物をアクティブエリア領域にわたって形成し、ここでデ
ィボットをアクティブエリア領域と、浅いトレンチ分離領域との間に形成する。
ドーパントをアクティブエリア領域に注入して電界効果トランジスタのソースお
よびドレインを形成する。注入のステップの後、スペーサ層を第３の誘電性材料
からゲート酸化物層にわたって形成してディボットを充填する。この後、スペー
サ層の非等方性エッチングを行ってディボットにスペーサを形成し、これにより
ゲート導体材料がこのディボットに侵入することが回避され、このスペーサによ
ってゲート導体材料がアクティブエリア領域のコーナから離されて寄生コーナ素
子の形成が回避される。
【０００７】
択一的な方法では、第３の誘電体材料を、ゲート酸化物に対して選択的にエッ
チングすることができる。この第３の誘電体材料は、窒化物または酸化物を含む
ことが可能である。第３の誘電体材料は、化学気相成長プロセスによってデポジ
ットされる。第１の誘電体材料は窒化シリコンを含むことができる。第２の誘電
体材料は酸化シリコンを含むことができる。トレンチを第２の誘電性材料で充填
することによって浅いトレンチ分離領域をアクティブ領域に隣接して形成するス
テップは、アクティブエリア領域に隣接して浅いトレンチ分離領域を形成して、
このアクティブエリア領域が第２の誘電性材料の最上面よりも上に配置されるよ
うにするステップを含むことができる。トレンチを第２の誘電性材料で充填する
ことによって浅いトレンチ分離領域をアクティブ領域に近接して形成するステッ
プは、アクティブエリア領域に近接して浅いトレンチ分離領域を形成して、この
アクティブエリア領域が第２の誘電性材料の最上面よりも下に配置されるように
するステップを含むことができる。このトレンチは２酸化シリコンで充填するこ
とができる。スペーサ層は、アクティブエリア領域の幅の約１〜３％の厚さを有
することが可能である。
チングすることができる。この第３の誘電体材料は、窒化物または酸化物を含む
ことが可能である。第３の誘電体材料は、化学気相成長プロセスによってデポジ
ットされる。第１の誘電体材料は窒化シリコンを含むことができる。第２の誘電
体材料は酸化シリコンを含むことができる。トレンチを第２の誘電性材料で充填
することによって浅いトレンチ分離領域をアクティブ領域に隣接して形成するス
テップは、アクティブエリア領域に隣接して浅いトレンチ分離領域を形成して、
このアクティブエリア領域が第２の誘電性材料の最上面よりも上に配置されるよ
うにするステップを含むことができる。トレンチを第２の誘電性材料で充填する
ことによって浅いトレンチ分離領域をアクティブ領域に近接して形成するステッ
プは、アクティブエリア領域に近接して浅いトレンチ分離領域を形成して、この
アクティブエリア領域が第２の誘電性材料の最上面よりも下に配置されるように
するステップを含むことができる。このトレンチは２酸化シリコンで充填するこ
とができる。スペーサ層は、アクティブエリア領域の幅の約１〜３％の厚さを有
することが可能である。
【０００８】
本発明の上記および別の目的、機能および利点は、以下の本発明の詳しい説明
に記載されている。この説明は、添付の図面を参照しながら読まれたい。
に記載されている。この説明は、添付の図面を参照しながら読まれたい。
【０００９】
図面の簡単な説明
本発明を以下、図面を参照して有利な実施形態に基づき説明する。ここで、
図１Ａは、従来技術にしたがって形成された、寄生コーナトランジスタを有す
る慣例のトランジスタの断面図であり、 図１Ｂは、図１Ａの慣例のトランジスタの断面線１Ｂ−１Ｂで見た断面図であ
り、 図２は、基板に形成された本発明用のマスク層を示す、部分的に作製された半
導体素子の断面図であり、 図３は、パターニングされた本発明用のマスク層を示す、図２の半導体素子の
断面図であり、 図４は、本発明用の浅いトレンチ分離領域のために基板に形成されたトレンチ
を示す、図３の半導体素子の断面図であり、 図５は、本発明用にデポジットされたライナを示す、図４の半導体素子の断面
図であり、 図６Ａおよび６Ｂは、本発明にしたがいトレンチを充填して浅いトレンチ分離
領域をアクティブエリア領域の下および上にそれぞれ形成することを示す図５の
半導体素子の断面図であり、 図７Ａおよび７Ｂは、本発明にしたがいアクティブエリア領域から除去される
ライナを示す図６Ａおよび６Ｂの半導体素子のそれぞれの断面図であり、 図８Ａおよび８Ｂは、本発明にしたがって形成されるゲート酸化物を示す図７
Ａおよび７Ｂの半導体素子のそれぞれの断面図であり、 図９Ａおよび９Ｂは、本発明によるアクティブエリア領域の注入を示す図８Ａ
および８Ｂのそれぞれの断面図であり、 図１０Ａおよび１０Ｂは、本発明にしたがいディボットを充填するために形成
されるスペーサ層を示す図９Ａおよび９Ｂの半導体素子のそれぞれの断面図であ
り、 図１１Ａおよび１１Ｂは、本発明にしたがいディボットに形成されるスペーサ
を示す図１０Ａおよび１０Ｂの半導体素子のそれぞれの断面図であり、 図１２Ａおよび１２Ｂは、本発明にしたがいスペーサによってアクティブエリ
ア領域のコーナから離されてゲート導体層がデポジットされることを示す図１１
Ａおよび１１Ｂの半導体素子のそれぞれの断面図であり、 図１３は本発明による図１２Ａおよび１２Ｂの電界効果トランジスタの平面図
である。
る慣例のトランジスタの断面図であり、 図１Ｂは、図１Ａの慣例のトランジスタの断面線１Ｂ−１Ｂで見た断面図であ
り、 図２は、基板に形成された本発明用のマスク層を示す、部分的に作製された半
導体素子の断面図であり、 図３は、パターニングされた本発明用のマスク層を示す、図２の半導体素子の
断面図であり、 図４は、本発明用の浅いトレンチ分離領域のために基板に形成されたトレンチ
を示す、図３の半導体素子の断面図であり、 図５は、本発明用にデポジットされたライナを示す、図４の半導体素子の断面
図であり、 図６Ａおよび６Ｂは、本発明にしたがいトレンチを充填して浅いトレンチ分離
領域をアクティブエリア領域の下および上にそれぞれ形成することを示す図５の
半導体素子の断面図であり、 図７Ａおよび７Ｂは、本発明にしたがいアクティブエリア領域から除去される
ライナを示す図６Ａおよび６Ｂの半導体素子のそれぞれの断面図であり、 図８Ａおよび８Ｂは、本発明にしたがって形成されるゲート酸化物を示す図７
Ａおよび７Ｂの半導体素子のそれぞれの断面図であり、 図９Ａおよび９Ｂは、本発明によるアクティブエリア領域の注入を示す図８Ａ
および８Ｂのそれぞれの断面図であり、 図１０Ａおよび１０Ｂは、本発明にしたがいディボットを充填するために形成
されるスペーサ層を示す図９Ａおよび９Ｂの半導体素子のそれぞれの断面図であ
り、 図１１Ａおよび１１Ｂは、本発明にしたがいディボットに形成されるスペーサ
を示す図１０Ａおよび１０Ｂの半導体素子のそれぞれの断面図であり、 図１２Ａおよび１２Ｂは、本発明にしたがいスペーサによってアクティブエリ
ア領域のコーナから離されてゲート導体層がデポジットされることを示す図１１
Ａおよび１１Ｂの半導体素子のそれぞれの断面図であり、 図１３は本発明による図１２Ａおよび１２Ｂの電界効果トランジスタの平面図
である。
【００１０】
有利な実施形態の詳細な説明
本発明は、電界効果トランジスタ（ＦＥＴ）における寄生コーナ素子からの寄
生的な漏れを回避することに関する。ＦＥＴのアクティブエリアに近接して形成
されるディボットを充填することによって、ゲート導電性材料がディボットに侵
入することが回避される。これによってこのＦＥＴの寄生コーナ素子の閾値電圧
が格段に増大される。本発明によりディボット充填スペーサを形成する前にアク
ティブエリアの注入を行うことによってさらなる改善が得られる。これによって
寄生コーナ素子の閾値電圧がさらに上がる。
生的な漏れを回避することに関する。ＦＥＴのアクティブエリアに近接して形成
されるディボットを充填することによって、ゲート導電性材料がディボットに侵
入することが回避される。これによってこのＦＥＴの寄生コーナ素子の閾値電圧
が格段に増大される。本発明によりディボット充填スペーサを形成する前にアク
ティブエリアの注入を行うことによってさらなる改善が得られる。これによって
寄生コーナ素子の閾値電圧がさらに上がる。
【００１１】
種々異なる方向にわたって同じ参照符号により類似または同じ要素が示されて
いる図面の詳細を参照すると、まず図２では部分的に作製された半導体素子１０
０の断面図が示されている。基板１０２は、別の基板材料も使用可能であるが、
有利には単結晶シリコンから形成されている。マスク層１０４は基板１０２に形
成されている。マスク層１０４はフォトレジストまたは誘電体マスク層を含むこ
とができる。
いる図面の詳細を参照すると、まず図２では部分的に作製された半導体素子１０
０の断面図が示されている。基板１０２は、別の基板材料も使用可能であるが、
有利には単結晶シリコンから形成されている。マスク層１０４は基板１０２に形
成されている。マスク層１０４はフォトレジストまたは誘電体マスク層を含むこ
とができる。
【００１２】
図３および４を参照すると、マスク層１４はパターニングされて、基板１０２
にアクティブエリア領域１０６が定められる。トレンチ１０８は、アクティブエ
リア領域１０６の両側に形成される。トレンチは有利には非等方性エッチング、
例えば反応性イオンエッチングによってエッチングされる。図５を参照すると、
マスク層１０４の残りの部分は除去され、ライナ１１０がライントレンチ１０８
およびアクティブエリア領域１０６にデポジットされる。ライナ１１０は有利に
は窒化シリコン材料を含む。
にアクティブエリア領域１０６が定められる。トレンチ１０８は、アクティブエ
リア領域１０６の両側に形成される。トレンチは有利には非等方性エッチング、
例えば反応性イオンエッチングによってエッチングされる。図５を参照すると、
マスク層１０４の残りの部分は除去され、ライナ１１０がライントレンチ１０８
およびアクティブエリア領域１０６にデポジットされる。ライナ１１０は有利に
は窒化シリコン材料を含む。
【００１３】
図６Ａを参照すると、トレンチ１０８は分離材料１１２で充填される。分離材
料１１２は、別の誘電性材料を使用可能であるが有利には２酸化シリコンを含む
。図６Ａでは分離材料１１２はアクティブエリア１０５とほぼ同じ高さで示され
ている。しかしながら分離材料１１２は、図６Ｂおよび６Ｃに示したようにアク
ティブエリア領域１０６よりもそれぞれ低くても高くてもよい。有利にも本発明
はこれらの状況のいずれに対しても使用可能である。分離材料１１２は、浅いト
レンチ分離領域１１３を形成する。
料１１２は、別の誘電性材料を使用可能であるが有利には２酸化シリコンを含む
。図６Ａでは分離材料１１２はアクティブエリア１０５とほぼ同じ高さで示され
ている。しかしながら分離材料１１２は、図６Ｂおよび６Ｃに示したようにアク
ティブエリア領域１０６よりもそれぞれ低くても高くてもよい。有利にも本発明
はこれらの状況のいずれに対しても使用可能である。分離材料１１２は、浅いト
レンチ分離領域１１３を形成する。
【００１４】
図７Ａおよ７Ｂを参照すると、ライナ１１０はアクティブエリア領域１０６か
ら取り除かれている。これによってディボット１１４が、アクティブエリア領域
１０６と、浅いトレンチ分離領域１１３との間に形成される。
ら取り除かれている。これによってディボット１１４が、アクティブエリア領域
１０６と、浅いトレンチ分離領域１１３との間に形成される。
【００１５】
図８Ａおよび８Ｂを参照すると、ゲート酸化物層１１６が、アクティブエリア
領域１０６および浅いトレンチ分離領域１１３に熱的に成長される。これによっ
てディボット１１４の一部に充填が行われるが、ディボット１１８がゲート酸化
物１１６に存続する。通例このディボット１１６は、ゲート導体材料で充填され
て寄生コーナ素子が形成される。
領域１０６および浅いトレンチ分離領域１１３に熱的に成長される。これによっ
てディボット１１４の一部に充填が行われるが、ディボット１１８がゲート酸化
物１１６に存続する。通例このディボット１１６は、ゲート導体材料で充填され
て寄生コーナ素子が形成される。
【００１６】
図９Ａおよび９Ｂを参照すると、アクティブエリア領域１０６の注入が実行さ
れる。有利にはドーパントの注入は、スペーサ層（図１０Ａおよび１０Ｂの参照
符号１２０）の導入に先行して行われ、これについて後のステップで説明する。
ドーパントの注入は有利には、当業者には公知のイオン注入技術を使用すること
によって行われる。注入はトランジスタ素子のソースおよびドレインに対して行
われ、またチャネル領域の注入も行われる（図１Ｂを参照されたい）。ドーパン
トの注入によってアクティブエリア１２２が形成され、これにはソース領域１２
４およびドレイン領域１２６が含まれる。ソースおよびドレイン領域に対するド
ーパントの注入は有利にはゲート構造が形成された後に行われ、これによってソ
ースおよびドレイン領域が自動調整される。
れる。有利にはドーパントの注入は、スペーサ層（図１０Ａおよび１０Ｂの参照
符号１２０）の導入に先行して行われ、これについて後のステップで説明する。
ドーパントの注入は有利には、当業者には公知のイオン注入技術を使用すること
によって行われる。注入はトランジスタ素子のソースおよびドレインに対して行
われ、またチャネル領域の注入も行われる（図１Ｂを参照されたい）。ドーパン
トの注入によってアクティブエリア１２２が形成され、これにはソース領域１２
４およびドレイン領域１２６が含まれる。ソースおよびドレイン領域に対するド
ーパントの注入は有利にはゲート構造が形成された後に行われ、これによってソ
ースおよびドレイン領域が自動調整される。
【００１７】
図１０Ａおよび１０Ｂを参照すると、スペーサ層１２０が、浅いトレンチ分離
領域１１３にわたってゲート酸化物層にデポジットされる。スペーサ層１２０は
窒化物または酸化物を含むことが可能である。有利な実施形態ではスペーサ層１
２０は、化学気相成長（ＣＶＤ＝Chemical Vapor Deposition）プロセスを使用
することによってデポジットされるが、別のプロセスも同様に使用可能である。
スペーサ層１２０は有利には、窒化物、例えば窒化シリコンであり、これによっ
てスペーサ層は、下のゲート酸化物層１１６に対して選択的にエッチング可能で
ある。スペーサ層１２０に酸化物を使用する場合、この酸化物層を形成するプロ
セス（例えばＣＶＤ）によって、ゲート酸化物層１１６に対してスペーサ層１２
０をエッチングするためのなんらかの選択性が得られる。しかしながら窒化物の
「ゲート酸化物」を使用する場合、スペーサ層に対して２酸化シリコンが有利で
ある。スペーサ層１２０は有利はコンフォーマルにゲート酸化物層１１６に適用
される。有利な実施形態では、スペーサ層１２０は、アクティブエリアの幅の約
１％〜約３％の厚さでデポジットされ、これによってディボット１１８が十分に
充填されるようにする。有利にはスペーサ層１２０は、アクティブエリア領域１
０６の注入の後、デポジットされる。これによりスペーサ層１２０には実質的に
、以下に説明するように寄生コーナ素子の形成をこのコーナ素子のより低い閾値
電圧によって促進してしまうドーパントがない。
領域１１３にわたってゲート酸化物層にデポジットされる。スペーサ層１２０は
窒化物または酸化物を含むことが可能である。有利な実施形態ではスペーサ層１
２０は、化学気相成長（ＣＶＤ＝Chemical Vapor Deposition）プロセスを使用
することによってデポジットされるが、別のプロセスも同様に使用可能である。
スペーサ層１２０は有利には、窒化物、例えば窒化シリコンであり、これによっ
てスペーサ層は、下のゲート酸化物層１１６に対して選択的にエッチング可能で
ある。スペーサ層１２０に酸化物を使用する場合、この酸化物層を形成するプロ
セス（例えばＣＶＤ）によって、ゲート酸化物層１１６に対してスペーサ層１２
０をエッチングするためのなんらかの選択性が得られる。しかしながら窒化物の
「ゲート酸化物」を使用する場合、スペーサ層に対して２酸化シリコンが有利で
ある。スペーサ層１２０は有利はコンフォーマルにゲート酸化物層１１６に適用
される。有利な実施形態では、スペーサ層１２０は、アクティブエリアの幅の約
１％〜約３％の厚さでデポジットされ、これによってディボット１１８が十分に
充填されるようにする。有利にはスペーサ層１２０は、アクティブエリア領域１
０６の注入の後、デポジットされる。これによりスペーサ層１２０には実質的に
、以下に説明するように寄生コーナ素子の形成をこのコーナ素子のより低い閾値
電圧によって促進してしまうドーパントがない。
【００１８】
図１１Ａおよび１１Ｂを参照すると、スペーサ層１２０は選択的にエッチング
されて、ゲート酸化物層１１６から材料が除去される。エッチングプロセスは有
利には非等方性エッチングプロセス、例えば反応性イオンエッチング（ＲＩＥ＝
Reactive Ion Etch）プロセスまたはこれと同様のプロセスである。スペーサ層
１２０を非等方にエッチングすることによって、本発明によりスペーサ１２８が
ディボット１８に形成される。
されて、ゲート酸化物層１１６から材料が除去される。エッチングプロセスは有
利には非等方性エッチングプロセス、例えば反応性イオンエッチング（ＲＩＥ＝
Reactive Ion Etch）プロセスまたはこれと同様のプロセスである。スペーサ層
１２０を非等方にエッチングすることによって、本発明によりスペーサ１２８が
ディボット１８に形成される。
【００１９】
図１２Ａおよび１２Ｂを参照すると、ゲート導体層１３０が、ゲート酸化物１
１６およびスペーサ１２８に接触して、アクティブエリア領域１０６にデポジッ
トされパターニングされる。ゲート導体材料は有利はポリシリコンを含んでいる
。有利にも本発明により、層１３０の任意のゲート導体材料がディボット１１８
に侵入することが回避され、また付加的にアクティブエリア領域１０６と、ゲー
ト導電層１３０との間の間隔がアクティブエリア領域１０６のコーナにおいて大
きくなる。したがって寄生コーナ素子は、ゲート導体層１３とアクティブエリア
との間の間隔が増すことに妨害される。スペーサ１２８は、ドーパントの注入の
後、形成されるため、スペーサ１２８は実質的にドーパントがなく、これによっ
てコーナ素子の閾値電圧がさらに上昇する。さらに、スペーサ１２８の形成に先
行してドーパントの注入を行うことによって、アクティブエリア領域１０６はよ
り均一にドーピングされ、これによりアクティブエリアのコーナと中間部との間
で均一なドーパント濃度が得られる。この均一性は、コーナ素子の閾値電圧をさ
らに低減させる。
１６およびスペーサ１２８に接触して、アクティブエリア領域１０６にデポジッ
トされパターニングされる。ゲート導体材料は有利はポリシリコンを含んでいる
。有利にも本発明により、層１３０の任意のゲート導体材料がディボット１１８
に侵入することが回避され、また付加的にアクティブエリア領域１０６と、ゲー
ト導電層１３０との間の間隔がアクティブエリア領域１０６のコーナにおいて大
きくなる。したがって寄生コーナ素子は、ゲート導体層１３とアクティブエリア
との間の間隔が増すことに妨害される。スペーサ１２８は、ドーパントの注入の
後、形成されるため、スペーサ１２８は実質的にドーパントがなく、これによっ
てコーナ素子の閾値電圧がさらに上昇する。さらに、スペーサ１２８の形成に先
行してドーパントの注入を行うことによって、アクティブエリア領域１０６はよ
り均一にドーピングされ、これによりアクティブエリアのコーナと中間部との間
で均一なドーパント濃度が得られる。この均一性は、コーナ素子の閾値電圧をさ
らに低減させる。
【００２０】
図１３を参照すると、ここでは電界効果トランジスタ（ＦＥＴ）の平面図が示
されている。アクティブエリア領域１０６にはソース１２４とドレイン１２６と
が含まれる。ライナ１１０は、アクティブエリア領域１０６と、浅いトレンチ分
離領域１１３とを分離する。ゲート導体層１３０はこのＦＥＴのゲートを形成す
る。寄生素子が形成されるコーナは、領域１３２によって示されている。図２〜
１２Ｂの断面図は、図１３の断面線１３−１３において得られたものである。
されている。アクティブエリア領域１０６にはソース１２４とドレイン１２６と
が含まれる。ライナ１１０は、アクティブエリア領域１０６と、浅いトレンチ分
離領域１１３とを分離する。ゲート導体層１３０はこのＦＥＴのゲートを形成す
る。寄生素子が形成されるコーナは、領域１３２によって示されている。図２〜
１２Ｂの断面図は、図１３の断面線１３−１３において得られたものである。
【００２１】
コーナトランジスタ素子を除去する新たなスペーサプロセスの有利な実施形態
（これは説明のためのものであり、制限のためのものではない）を説明したが、
上記を考慮すれば当業者には変更および変形が可能であることに注意されたい。
したがってここに示した本発明の特定の実施形態において種々の変更を行うこと
ができ、これらの変更は添付の請求項に示した本発明の範囲および精神内にある
ものと理解されたい。本発明を特許法によって要求されるように詳細に説明した
が、請求しかつ特許法によって保護されることを所望する事項は添付の請求項に
記載されている。
（これは説明のためのものであり、制限のためのものではない）を説明したが、
上記を考慮すれば当業者には変更および変形が可能であることに注意されたい。
したがってここに示した本発明の特定の実施形態において種々の変更を行うこと
ができ、これらの変更は添付の請求項に示した本発明の範囲および精神内にある
ものと理解されたい。本発明を特許法によって要求されるように詳細に説明した
が、請求しかつ特許法によって保護されることを所望する事項は添付の請求項に
記載されている。
【図１】
従来技術にしたがって形成された、寄生コーナトランジスタを有する慣例のト
ランジスタおよび当該トランジスタを断面線１Ｂ−１Ｂで見た断面図である。
ランジスタおよび当該トランジスタを断面線１Ｂ−１Ｂで見た断面図である。
【図２】
基板に形成された本発明用のマスク層を示す、部分的に作製された半導体素子
の断面図である。
の断面図である。
【図３】
パターニングされた本発明用のマスク層を示す、図２の半導体素子の断面図で
ある。
ある。
【図４】
本発明用の浅いトレンチ分離領域のために基板に形成されたトレンチを示す、
図３の半導体素子の断面図である。
図３の半導体素子の断面図である。
【図５】
本発明用にデポジットされたライナを示す、図４の半導体素子の断面図である
。
。
【図６】
本発明にしたがいトレンチを充填して浅いトレンチ分離領域をアクティブエリ
ア領域の下および上にそれぞれ形成することを示す図５の半導体素子の断面図で
ある。
ア領域の下および上にそれぞれ形成することを示す図５の半導体素子の断面図で
ある。
【図７】
本発明にしたがいアクティブエリア領域から除去されるライナを示す図６Ａお
よび６Ｂの半導体素子のそれぞれの断面図である。
よび６Ｂの半導体素子のそれぞれの断面図である。
【図８】
本発明にしたがって形成されるゲート酸化物を示す図７Ａおよび７Ｂの半導体
素子のそれぞれの断面図である。
素子のそれぞれの断面図である。
【図９】
本発明によるアクティブエリア領域の注入を示す図８Ａおよび８Ｂのそれぞれ
の断面図である。
の断面図である。
【図１０】
本発明にしたがいディボットを充填するために形成されるスペーサ層を示す図
９Ａおよび９Ｂの半導体素子のそれぞれの断面図である。
９Ａおよび９Ｂの半導体素子のそれぞれの断面図である。
【図１１】
本発明にしたがいディボットに形成されるスペーサを示す図１０Ａおよび１０
Ｂの半導体素子のそれぞれの断面図である。
Ｂの半導体素子のそれぞれの断面図である。
【図１２】
本発明にしたがいスペーサによってアクティブエリア領域のコーナから離され
てゲート導体層がデポジットされることを示す図１１Ａおよび１１Ｂの半導体素
子のそれぞれの断面図である。
てゲート導体層がデポジットされることを示す図１１Ａおよび１１Ｂの半導体素
子のそれぞれの断面図である。
【図１３】
本発明による図１２Ａおよび１２Ｂの電界効果トランジスタのそれぞれの平面
図である。
図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 イェルク フォルラート
アメリカ合衆国 ヴァージニア リッチモ
ンド ノース ブルヴァード 401
Ｆターム(参考） 5F032 AA34 AA44 AA45 AA46 CA17
DA02 DA23 DA25 DA28 DA30
DA53
5F140 AA24 BA01 BC06 BE07 BF01
BF04 BF42 BK13 CB04 CB10
CE20
【要約の続き】
ないようにし、かつこのスペーサによってゲート導体材
料がアクティブエリア領域のコーナから離されて寄生コ
ーナ素子の形成を回避する。
Claims (16)
- 【請求項１】 トランジスタにおける寄生コーナ素子の形成を回避するスペ
ーサ形成方法において、 半導体基板にトレンチをエッチングしてアクティブエリア領域を形成し、 該トレンチおよび該アクティブエリア領域を第１の誘電体材料でラインニング
し、 該トレンチを第２の誘電体材料で充填することによって、浅いトレンチ分離領
域を前記アクティブエリア領域に隣接して形成し、 前記の第１の誘電体材料をアクティブエリア領域から除去し、 ゲート酸化物を前記アクティブエリア領域にわたって形成し、ここでディボッ
トが当該アクティブエリア領域と前記の浅いトレンチ分離領域との間に形成され
るようにし、 前記のアクティブエリア領域にドーパントを注入して前記トランジスタのソー
スとドレインとを形成し、 当該注入のステップの後、第３の誘電体材料から形成されるスペーサ層を前記
のゲート酸化物層にわたってデポジットして前記ディボットを充填し、 該スペーサ層を非等方性エッチングして前記ディボットにスペーサを形成して
、ゲート導体材料がディボットに侵入しないようにし、かつ当該スペーサによっ
てゲート導体材料をアクティブエリア領域のコーナから離して寄生コーナ素子が
形成を回避することを特徴とする、 トランジスタのおける寄生コーナ素子の形成を回避するスペーサ形成方法。 - 【請求項２】 前記第３の誘電性材料は、ゲート酸化物に対して選択的にエ
ッチングされる、 請求項１に記載の方法。 - 【請求項３】 前記第３の誘電性材料は、窒化物および酸化物のいずれか１
つを含む、 請求項１に記載の方法。 - 【請求項４】 前記第３の誘電性材料は、化学気相成長プロセスによってデ
ポジットされる、 請求項１に記載の方法。 - 【請求項５】 前記第１の誘電性材料は窒化シリコンを含む、 請求項１に記載の方法。
- 【請求項６】 前記第２の誘電性材料は酸化シリコンを含む、 請求項１に記載の方法。
- 【請求項７】 前記のトレンチを第２の誘電体材料で充填することによって
浅いトレンチ分離領域をアクティブエリア領域に近接して形成するステップには
、浅いトレンチ分離領域をアクティブエリア領域に近接して形成して当該アクテ
ィブエリア領域が前記第２の誘電性材料の最上面よりも上に配置されるようにす
るステップが含まれる、 請求項１に記載の方法。 - 【請求項８】 前記のトレンチを第２の誘電体材料で充填することによって
浅いトレンチ分離領域をアクティブエリア領域に近接して形成するステップには
、浅いトレンチ分離領域をアクティブエリア領域に近接して形成して当該アクテ
ィブエリア領域が前記第２の誘電体材料の最上面よりも下に配置されるようにす
るステップが含まれる、 請求項１に記載の方法。 - 【請求項９】 スペーサ層をデポジットする前記ステップでは、当該スペー
サ層を前記アクティブエリア領域の幅の約１％〜約３％の厚さでデポジットする
、 請求項１に記載の方法。 - 【請求項１０】 電界効果トランジスタにおける寄生コーナ素子の形成を回
避する誘電体スペーサ形成方法において、 シリコン基板にトレンチをエッチングしてアクティブエリア領域を形成し、 該トレンチおよびアクティブエリア領域を窒化シリコンでライニングし、 該トレンチを２酸化シリコンで充填することによって、浅いトレンチ分離領域
を前記アクティブエリア領域に隣接して形成し、 該アクティブエリア領域から窒化シリコンを除去し、 ゲート酸化物を前記アクティブエリア領域にわたって形成し、ここでディボッ
トが当該アクティブエリア領域と前記の浅いトレンチ分離領域との間に形成され
るようにし、 前記のアクティブエリア領域にドーパントを注入して前記電界効果トランジス
タのソースとドレインとを形成し、 当該注入のステップの後、第３の誘電体材料から形成されるスペーサ層を前記
のゲート酸化物層にわたってデポジットして前記ディボットを充填し、 該スペーサ層を非等方性エッチングして前記ディボットにスペーサを形成して
、ゲート導体材料がディボットに侵入しないようにし、かつ当該スペーサによっ
てゲート導体材料をアクティブエリア領域のコーナから離して寄生コーナ素子の
形成を回避することを特徴とする、 電界効果トランジスタにおける寄生コーナ素子の形成を回避する誘電体スペー
サ形成方法。 - 【請求項１１】 前記第３の誘電性材料は、ゲート酸化物に対して選択的に
エッチングされる、 請求項１０に記載の方法。 - 【請求項１２】 前記第３の誘電性材料は、窒化物および酸化物のいずれか
１つを含む、 請求項１０に記載の方法。 - 【請求項１３】 前記第３の誘電性材料は、化学気相成長プロセスによって
デポジットされる、 請求項１０に記載の方法。 - 【請求項１４】 前記のトレンチを２酸化シリコンで充填することによって
浅いトレンチ分離領域をアクティブエリア領域に隣接して形成するステップには
、浅いトレンチ分離領域をアクティブエリア領域に隣接して形成して当該アクテ
ィブエリア領域が前記２酸化シリコンの最上面よりも上に配置されるようにする
ステップが含まれる、 請求項１０に記載の方法。 - 【請求項１５】 前記のトレンチを２酸化シリコンで充填することによって
浅いトレンチ分離領域をアクティブエリア領域に近接して形成するステップには
、浅いトレンチ分離領域をアクティブエリア領域に近接して形成して当該アクテ
ィブエリア領域が前記２酸化シリコンの最上面よりも下にデポジットされるよう
にするステップが含まれる、 請求項１０に記載の方法。 - 【請求項１６】 スペーサ層をデポジットする前記ステップでは、当該スペ
ーサ層を前記アクティブエリア領域の幅の約１％〜約３％の厚さでデポジットす
る、 請求項１０に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/432,063 | 1999-11-02 | ||
| US09/432,063 US6207513B1 (en) | 1999-11-02 | 1999-11-02 | Spacer process to eliminate corner transistor device |
| PCT/US2000/030089 WO2001033627A1 (en) | 1999-11-02 | 2000-11-01 | Spacer process to eliminate isolation trench corner transistor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003513470A true JP2003513470A (ja) | 2003-04-08 |
Family
ID=23714599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001535227A Pending JP2003513470A (ja) | 1999-11-02 | 2000-11-01 | 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6207513B1 (ja) |
| EP (1) | EP1226606B1 (ja) |
| JP (1) | JP2003513470A (ja) |
| KR (1) | KR100676992B1 (ja) |
| CN (1) | CN1415116A (ja) |
| DE (1) | DE60033548T2 (ja) |
| WO (1) | WO2001033627A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034468A (ja) * | 2008-07-31 | 2010-02-12 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10131710B4 (de) * | 2001-06-29 | 2006-05-18 | Infineon Technologies Ag | Verfahren zur gezielten Einstellung der Stufenhöhe bei der STI-Technik zur Herstellung von integrierten Schaltungen |
| US6524938B1 (en) | 2002-02-13 | 2003-02-25 | Taiwan Semiconductor Manufacturing Company | Method for gate formation with improved spacer profile control |
| US6909152B2 (en) * | 2002-11-14 | 2005-06-21 | Infineon Technologies, Ag | High density DRAM with reduced peripheral device area and method of manufacture |
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| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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|
| A02 | Decision of refusal |
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