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Die
Erfindung betrifft ein Verfahren zur gezielten Einstellung der Höhe der Stufe
zwischen aktiven Gebieten und Isolationsgebieten in der STI-Technik
(STI: Shallow Trench Isolation, Grabenisolation) bei der Herstellung
von integrierten Schaltungen.
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Bei
den elektronischen integrierten Schaltungen (ICs) wird der Integrationsgrad
oder die Packungsdichte, das ist die Anzahl der Funktionselemente
pro Flächeneinheit,
immer größer. Wegen
der beständigen
und andauernden Forderung nach Halbleiterspeichern mit immer mehr
Speicherkapazität, also
steigendem Integrationsgrad, der großen Regelmäßigkeit des Entwurfs und der
erheblichen Anwendungsbreite sind dabei die DRAMS (Dynamic Random
Access Memory, dynamische Speicher mit wahlfreiem Zugriff) zum Schrittmacher
für die
Mikroelektronik geworden. Der 256 Mb-DRAM mit Strukturbreiten von
0,25 μm
ist inzwischen schon Standard, der 1 Gb-DRAM in Reichweite.
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Die
mit der fortschreitenden Miniaturisierung auftretenden Probleme
werden dabei jedoch in physikalischer, technologischer und schaltungstechnischer
Hinsicht immer vielgestaltiger. Zur Erhöhung der Bauelementdichte ist
ein möglichst
abrupter Übergang
zwischen aktiven MOSFET- und Isolationsbereichen erforderlich, um
nebeneinanderliegende aktive Gebiete, etwa benachbarte Transistoren, auch
bei geringen räumlichen
Abständen
effektiv elektrisch voneinander zu trennen. Die Isolationsbereiche
und die Übergänge zu den
Isolationsbereichen sollten dabei so wenig Einfluss wie möglich auf die
benachbarten aktiven Gebiete ausüben.
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Unter
Grabenisolation bzw. STI oder Shallow Trench Isolation versteht
man die seitliche Isolation benachbarter Transisto ren oder anderer
aktiver Gebiete durch Gräben,
die ins monokristalline Silizium des Substrats geätzt und
mit isolierendem Material aufgefüllt
werden. Zwischen den aktiven Gebieten wird dabei ein Graben mit
der gewünschten
Feldoxiddicke als Tiefe anisotrop in das Substrat geätzt. Nach einer
kurzen thermischen Oxidation folgt eine konforme Oxidabscheidung
zum Auffüllen
der Gräben.
Anschließend
wird die Substratoberfläche
in den aktiven Bereichen durch Rückätzen der
abgeschiedenen Schicht und/oder durch chemisch-mechanisches Polieren
(CMP, Chemical Mechanical Polishing) wieder freigelegt und die Oberfläche des
Halbleiterwafers dabei planarisiert.
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Für das Auffüllen der
Gräben
eignet sich zum Beispiel das TEOS-Verfahren (TEOS: Tetra-Ethyl-Ortho-Silikat)
sehr gut, weil damit eine weitgehend konforme Abscheidung auch in
engen Gräben
möglich ist.
Es kann aber auch ein HDP-Verfahren (HDP: High Density Plasma) angewendet
werden.
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Mit
der STI-Technik lassen sich nicht nur sehr schmale SiO2-Stege im Substrat
zur seitlichen Isolation benachbarter MOS-Transistoren realisieren, ohne dass
das bekannte Vogelschnabelproblem der LOCOS-Technik auftritt, sondern
prinzipiell auch tiefer in das monokristalline Silizium reichende
Isolationswände
schaffen, wie sie für
integrierte Schaltungen mit dichtgepackten Transistoren interessant sind.
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Bei
der STI-Technik ergibt sich zwischen dem aktiven Gebiet eines MOS-Transistors
und dem angrenzenden, mit Oxid aufgefüllten isolierenden STI-Gebiet
eine Stufe mit einer bestimmten Höhe. Das die isolierenden Gräben füllende Oxid
steht dabei etwas über
das Gateoxid des benachbarten Transistors über. Die Höhe der Stufe ist von verschiedenen
Parametern abhängig.
Die Stufenhöhe
wird zum Beispiel bestimmt durch die Art des Füllmaterials für die Gräben (TEOS-
oder HDP-Oxid), der Tiefe der Gräben,
dem aus dem Bauelementetechnologieprozess zurückbleibenden Pad-Nitrid, dem
CMP-Planarisierungs prozess, der Flächenbelegung der aktiven und
isolierenden Gebiete usw.
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Die
Stufenhöhe
wiederum bestimmt das Ausmaß des "Divots", das ist eine kleine
Vertiefung am Rande des Grabenoxids, die im Anschluss an die Kante
des aktiven Gebiets beim Übergang
in den Graben der STI-Isolierung entsteht. Eine große Stufenhöhe ergibt
eine kleine Vertiefung und umgekehrt. Diese Vertiefung bestimmt
wiederum ihrerseits die Eigenschaften des "Corner Device", das ist das Eckelement oder der Teil
des MOS-Transistors, der an der Kante zwischen aktivem und STI-Gebiet
liegt. Das Corner-Element besitzt zum Beispiel eine deutlich niedrigere
Einsatzspannung als der eigentliche MOS-Transistor, der von der
ebenen Fläche
im Anschluss an die Kante gebildet wird, das "Channel Device" oder Kanalelement. Eine flache Vertiefung
sorgt dabei für
eine relativ hohe Einsatzspannung, eine ausgeprägte Vertiefung erniedrigt die
Einsatzspannung. Das Corner-Element bestimmt deswegen das Leckstromverhalten
des gesamten Transistors, der aus dem Corner-Element und dem Kanalelement
besteht.
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Die
Problematik liegt nun darin, dass die Höhe der Stufe zwischen den Isolationsgebieten
und den aktiven Gebieten und damit das Ausmaß der Divot-Vertiefung wegen
der geschilderten Abhängigkeit von
den Prozessparametern nicht an jeder Stelle eines Chips frei gewählt werden
kann, da die Strukturen auf dem Chip nicht jeweils isoliert vorliegen,
sondern dicht gepackt sind und in einem gemeinsamen Fertigungsprozess
hergestellt werden. In Prozessen für DRAMs wird beispielsweise
die Stufenhöhe
möglichst
so eingestellt, dass das Corner-Element
des Auswahltransistors der Speicherzelle eine hohe Einsatzspannung
aufweist, damit der Leckstrom des Auswahltransistors gering ist.
Die Stufenhöhe
wird also relativ groß gewählt, damit
sich eine flache Divot-Vertiefung ergibt. Die Stufenhöhe ist damit
jedoch in allen STI-Gebieten des Chips auf den für die Auswahltransistoren günstigen
großen
Wert festgelegt.
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Ein
Transistor mit kleiner Einsatzspannung an der Kante weist demgegenüber zwar
einen hohen Leckstrom auf, zeigt auf der anderen Seite aber auch einen
höheren
Sättigungsstrom.
Es ist daher durchaus erwünscht,
an bestimmten Stellen eines Chips wegen der höheren Leistungsfähigkeit
solche Transistoren auszubilden, etwa im Bereich der Ansteuerlogik
für die
Speicherzellen, die auf dem gleichen Chip wie die Speicherzellen
selbst liegt.
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Bislang
wurde dem Einfluss der STI-Stufenhöhe auf die einzelnen Transistoren
in den Logikschaltungen von DRAM-Chips nicht sehr große Bedeutung
beigemessen. Mit steigenden Anforderungen an die Leistungsfähigkeit
von DRAM-Bausteinen wird jedoch eine Berücksichtigung der Eigenschaften aller
Transistoren zunehmend wichtiger.
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Der
Artikel "Characteristics
of CMOS Device Isolation for the ULSI Age" von Andres Bryant, Wilfried Hänsch und
Toshi Mii in IEDM 94, Seiten 671–674, IEEE 1994 beschreibt
allgemein die Abhängigkeit
der elektrischen Eigenschaften des "Corner Device" von der Geometrie der Isolationskante, das
heißt
vom Kantenradius, dem Seitenwandwinkel und der dort "Wraparound" genannten Vertiefung
im Isolationsoxid.
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Aus
der
EP 0 997 946 A1 ist
ein Verfahren gemäß dem Oberbegriff
des Anspruchs 1 bekannt, bei dem die Tiefe von Divots zwischen aktiven
Gebieten mit Wannendotierung und nach STI-Technologie hergestellten
Isolationsgebieten eingestellt wird, indem der die Isolationsgebiete
umfassende Nitritliner gezielt geätzt wird.
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Aus
der
US 6 030 898 A ist
ein Ätzverfahren für integrierte
Schaltungen bekannt, bei dem in einem Teilbereich des bearbeiteten
Halbleiterwafers in das Halbleitersubstrat zum Verändern der Ätzrate Ionen implantiert
werden und anschließend
das Halbleitersubstrat geätzt
wird, um einen Isolationsgraben zwischen diesen Gebieten zu erzeugen.
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Aufgabe
der Erfindung ist es, ein Verfahren zu schaffen, mit dem die Höhe der Stufe
zwischen aktiven Gebieten und STI-Gebieten bei der Herstellung von integrierten
Schaltungen in Halbleitersubstraten gezielt kontrolliert werden
kann, um zum Beispiel die Eigenschaften von Transistoren mit verschiedenen Aufgaben
jeweils optimal einstellen zu können.
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Diese
Aufgabe wird erfindungsgemäß mit dem
im Patentanspruch 1 beschriebenen Verfahren gelöst. Vorteilhafte Ausgestaltungen
des erfindungsgemäßen Verfahrens
sind in den Unteransprüchen angeführt.
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Bei
der vorliegenden Erfindung wird demnach in den Halbleiterwafer an
bestimmten Stellen ein im Halbleitersubstrat elektrisch nicht aktives
Element implantiert, um das Oxid in den isolierenden Gräben gezielt
zu schädigen
und dadurch beim Ätzen
des Oxids im Rahmen der Prozesstechnologie zur Herstellung von integrierten
Schaltungen eine bestimmte Ätzrate
zu erzielen.
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Erfindungsgemäß können demnach
in verschiedenen Bereichen eines Halbleiterchips, etwa eines Halbleiterspeichers,
unterschiedliche Ätzraten für die Oxide
in den isolierenden Gräben
vorgesehen werden, was wegen der eingangs geschilderten Abhängigkeiten
der Eigenschaften der angrenzenden aktiven Bauelemente von der Höhe des Oxids
eine gezielte Einstellung dieser Eigenschaften erlaubt. Zum Beispiel
kann in den Speicherzellen für
die Auswahltransistoren eine andere Höhe gewählt werden als im Bereich der
Ansteuerlogik, die die Speicherzellen umgibt, um die Transistoren
jeweils für
ihre Aufgabe optimal auszubilden. Bei der Anwendung der Erfindung
kann somit für
jeden Transistor festgelegt werden, ob er einen hohen Sättigungsstrom
bei relativ hohem Leckstrom (geringe Stufenhöhe, tiefer Divot, niedrige
Einsatzspannung des Corner-Elements) oder einen geringeren Sättigungsstrom
bei niedrigem Leckstrom (größere Stufenhöhe, flacher
Divot, hohe Einsatzspannung des Corner-Elements) aufweisen soll.
Es ergibt sich somit ein zusätzlicher
Freiheitsgrad, der zur Steigerung bzw. Optimierung der Transistoreigenschaften
herangezogen werden kann.
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Vorteilhaft
wird für
die Implantation eines elektrisch inaktiven Elements in das STI-Oxid
eines Silizium-Halbleitersubstrats
Stickstoff oder Argon verwendet. Es ist auch die Implantation anderer
elektrisch inaktiver Elemente wie Germanium oder Kohlenstoff möglich.
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Die
wesentlichen Prozessschritte des erfindungsgemäßen Verfahrens sind dabei:
- a) das Aufbringen bzw. Aufwachsenlassen des sogenannten
Pad-Oxids auf den
Halbleiterwafer;
- b) die Deep-Trench-Prozessierung, das heißt das Ausführen der Prozesse zur Ausbildung
der für DRAM-Speicherzellen
erforderlichen tiefen Gräben
für die
Kondensatoren zur Ladungsspeicherung;
- c) die STI-Prozessierung, das heißt das anisotrope Ätzen der
relativ flachen Isolationsgräben
und das Auffüllen
der Gräben
etwa mit dem TEOS-Verfahren;
- d) das Entfernen des Pad-Oxids;
- e) das thermische Aufwachsenlassen eines Streuoxids (1 nm bis
mehrere 10 nm);
- f) maskierte Wannenimplantationen zur Ausbildung von p- und
n-Wannen im Substrat;
- g) eine maskierte Stickstoff- oder Argonimplantation (andere
mögliche
Implantationselemente, die elektrisch in Si nicht aktiv werden,
sind zum Beispiel Ge und C) in die Füllung der STI-Gräben zur Einstellung
und Kontrolle der Höhe
der STI-Stufen.
Die Maskierung erfolgt dabei global hinsichtlich der Bereiche, die
eine bestimmte Ätzrate
haben sollen, wobei zwischen aktiven Gebieten und Isolationsgebieten
innerhalb der einzelnen Bereiche nicht unterschieden wird (das Problem
der seitlichen Justierung wird damit praktisch gegenstandslos);
- h) das Entfernen der Lackmaskierung für die STI-Implantation;
- i) das Wegätzen
des Streuoxids, gleichzeitig erfolgt ein Abätzen der Füllung der STI-Gräben mit einer
durch die Prozessparameter beziehungsweise, in den implantierten
Bereichen, die Parameter der STI-Implantation bestimmten Ätzrate;
- j) optional: das Ausheizen mittels RTP ("Rapid Thermal Processing") oder im Ofen zum
Austreiben der bei der STI-Implantation implantierten Spezies (z.
B. N, Ar, Ge oder C) aus den aktiven Gebieten; und
- h) eine Gate-Oxidation (1 nm bis 20 nm).
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Der
Schritt j) ist nur dann erforderlich, wenn die bei der STI-Implantation
implantierte Spezies aus den aktiven Gebie ten wieder ausdiffundiert
werden soll, um parasitäre
Effekte zu vermeiden. Es ist zum Beispiel bekannt, dass Stickstoff
und Argon im Silizium die Gateoxiddicke verkleinern.
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Vorzugsweise
beträgt
die Implantationsenergie bei Stickstoff (N nicht N2)
1 bis 50 keV, bevorzugt 3 bis 20 keV. Für N2 ist
die Energie in etwa zu verdoppeln. Die Dosis liegt bei Stickstoff
im Bereich von 5 × 1013 bis 5 × 1015 cm–2.
Für Argon
ist die Implantationsdosis vorzugsweise die gleiche; die Energie
ist jedoch etwas höher
und liegt im Bereich von 1 bis 100 keV, bevorzugt im Bereich von
5 bis 50 keV.
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Bei
der Implantation von Ge oder C oder einem anderen Element entsprechen
die Implantationsparameter jeweils diesen Werten für N bzw.
Ar und sind durch Umrechnen daraus erhältlich.
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Die
Schritte d) und e) der obigen Prozessfolge sind üblich, können aber auch weggelassen
werden, wenn das Pad-Oxid als Streuoxid für die Implantationen verwendet
wird.
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Die
Schritte g) und h) können
gegebenenfalls mit anderen Implantationsparametern für weitere
Bereiche des Halbleiterwafers wiederholt werden, falls mehr als
zwei unterschiedliche Ätzraten,
nämlich
die mit und die ohne Implantation, erhalten werden sollen.
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Im
nasschemischen Schritt i) werden dann in Abhängigkeit von der Schädigung des
STI-Gebietes durch die Stickstoff- oder Argonimplantation unterschiedliche Ätzraten
in den einzelnen Bereichen erzielt, die durch die Maskierung bei
der STI-Implantation
voneinander abgegrenzt wurden. Die gewählte Dosis, die gewählte Energie
und die gewählte
Spezies (zum Beispiel das leichtere Element Stickstoff oder das
schwerere Element Ar) erlaubt somit eine Einstellung der Höhe der Stufe
zwischen den aktiven Gebieten und den STI-Gebieten in einzelnen
Teilbereichen des Halbleiterwafers mit allen sich daraus ergebenden
Möglichkeiten.
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Als
zusätzliche
Prozessschritte gegenüber dem
herkömmlichen
Verfahren sind bei dem erfindungsgemäßen Verfahren lediglich die
Schritte g) und h) und gegebenenfalls der Schritt j erforderlich.
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Das
erfindungsgemäße Verfahren
hat den Vorteil, dass damit die Stufe zwischen einem aktiven Gebiet
und einem STI-Gebiet für
verschiedene Bereiche auf einem Chip (innerhalb bestimmter technologischer
Grenzen) beliebig eingestellt werden kann. Die Stufenhöhe kann
somit gegebenenfalls auch für direkt
benachbarte Transistoren auf den jeweils gewünschten Wert eingestellt werden.
So ist es zum Beispiel auf Kosten eines höheren Leckstroms insbesondere
für sehr
schmale Transistoren möglich,
den Sättigungsstrom
durch die gezielte Erzeugung von kleinen Stufenhöhen und damit von tiefen Divot-Vertiefungen zu vergrößern. Damit
steigt letztlich die Leistungsfähigkeit
des Transistors.
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Ein
Ausführungsbeispiel
der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Es
zeigen:
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1 einen typischen Prozessfluss für die STI-Technik;
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2 das Eckelement eines MOS-Transistors
am Übergang
zum Graben der STI; und
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3 das Verfahren der 1 mit
einer Ionenimplantation in das STI-Oxid bestimmter Bereiche.
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Die 1 der Zeichnung zeigt schematisch und
stark vereinfacht einen Prozessfluss für die STI-Technik. Auf dem
Siliziumsubstrat 1, das bereits die Prozessschritte zur
Ausbildung der tiefen Ladungsspeichergräben für die DRAM-Speicherzellen durchlaufen
hat (in der Zeichnung sind die sich daraus ergebenden Strukturen
im einzelnen nicht dargestellt), befinden sich eine dünne SiO2-Schicht 2, das sogenannte Pad-Oxid,
und darüber
eine Si3N4-Schicht 3.
Wie in der 1a dargestellt, erfolgt zur
Definition der Isolationsbereiche zur Grabenisolation mittels einer
Photolithographiemaske 4 die Struk turierung einer Photolackschicht 5 mit
einer folgenden Ätzung
der Si3N4-Schicht 3,
der SiO2-Schicht 2 und des Siliziums
im Substrat 1. Die Ätztiefe
im Silizium des Substrats 1 entspricht der Tiefe des Grabens 6 der
STI-Isolation. Die Ätzung
erfolgt vorzugsweise anisotrop, um möglichst senkrechte Grabenwände zu erzeugen.
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Nach
dem Entfernen des Photolacks 5 erfolgt eine thermische
Oxidation zur Erzeugung einer dünnen
SiO2-Schicht 7 über dem Silizium des Substrats 1 im
STI-Graben 6 (1b). Anschließend erfolgt,
wie in der 1c gezeigt, eine ganzflächige, konforme
Abscheidung einer dicken SiO2-Schicht 8 zur
Auffüllung
der Graben-Isolationsbereiche zum Beispiel mit dem TEOS-Verfahren. Das TEOS-Verfahren
ist ein CVD-Verfahren mit Tetra-Ethyl-Ortho-Silikat (Si(OC2)H5)4)
als SiO2-Quelle. Es können auch andere Abscheideverfahren
angewendet werden. Jedes Abscheideverfahren ergibt ein Oxid mit charakteristischen Ätzeigenschaften.
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Durch Ätzen und
chemisch-mechanisches Polieren (CMP) bis zur Oberfläche der
Si3N4-Schicht 3 erfolgt
dann eine Planarisierung der Waferoberfläche, 1d. Die
Gräben 6 sind
danach bis zur Oberfläche
der Si3N4-Schicht 3 mit
dem Oxid 8' gefüllt. Nach
dem darauffolgenden Wegätzen
der Si3N4-Schicht 3 und
der darunterliegenden dünnen SiO2-Schicht 2 erfolgt eine thermische
Oxidation zur Ausbildung einer Streuoxidschicht für die folgenden Implantationen
zur Ausbildung von p- und n-Wannen für die MOS-Transistoren in den
aktiven Bereichen außerhalb
der Isolationsgräben 6.
Nach den Wannenimplantationen wird das durch die Implantationen geschädigte Streuoxid
entfernt, und es erfolgt eine Oxidation zur Erzeugung des Gateoxids 9 für die MOS-Transistoren, 1e.
Auf das Gateoxid 9 wird eine Poly-Si-Schicht 10 aufgebracht,
aus der die Gate-Elektroden für
die MOS-Transistoren hergestellt werden.
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Bei
diesen Vorgängen
ergibt sich, wie in der 1e und
stark vergrößert in
der 2 dargestellt, aufgrund der Unterschiede
in den Eigenschaften des Oxids 8', das in den Gräben 6 von der TEOS-Oxidschicht 8 zurückgeblieben
ist, und den Eigenschaften der Abdeckungen auf den aktiven Bereichen
zwischen den Gräben 6 ein Überstand
des Oxids 8' in den
Gräben 6 über das
Gateoxid 9 auf den aktiven Bereichen. Mit anderen Worten
ergibt sich zwischen der Oberfläche
des Gateoxids 9 und der Oberfläche des Oxids 8', das in den
isolierenden Gräben 6 von der
dicken Oxidschicht 8 zurückgeblieben ist, eine Stufe 11 der
Höhe h.
Die Höhe
h der Stufe 11 ist abhängig
von den Parametern der vorhergegangenen Prozesse, etwa der Art des
die Isolationsgräben 6 füllenden
Oxids 8',
der Tiefe der Gräben 6,
den Arten der sonstigen aufgebrachten SiO2-
und Si3N4-Schichten,
dem CMP-Prozess beim Planarisieren des Halbleiterwafers, dem jeweiligen
Anteil der Flächen
für aktive
und isolierende Bereiche an der Gesamtfläche usw.
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Am
Fuß der
Stufe 11, das heißt
beim Übergang
vom Gateoxid 9 zum Oxid 8', das den Graben 6 füllt, bildet
sich eine kleine Vertiefung 12 aus. Die Höhe h der
Stufe 11 bestimmt die Tiefe t dieses sogenannten "Divots" bzw. der Vertiefung 12 am Übergang
vom aktiven Gebiet zum isolierenden Graben 6. Eine große Stufe 11,
das heißt
eine Stufe mit einer großen
Stufenhöhe
h, hat eine flache Vertiefung 12 mit einem kleinen Wert
t zur Folge (2a), und eine kleine Stufe 11 mit
einer kleinen Stufenhöhe
h eine ausgeprägte
Vertiefung 12 mit einem großen Wert von t.
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Die
Vertiefung 12 bildet sich auch dann aus, wenn die Stufenhöhe h negativ
wird, das heißt
wenn die Oberfläche
des den Graben 6 füllenden
Oxids 8' unter
der Oberfläche
des Gateoxids 9 liegt.
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Dieser "Divot" bzw. die Vertiefung 12 ist
verantwortlich für
die Eigenschaften des Corner-Elements, das ist der Teil des an den
isolierenden Graben 6 angrenzenden MOS-Transistors, der über der Rundung 14 an
der Kante des Substrats 1 beim Übergang vom aktiven Gebiet
zum isolierenden Graben 6 liegt.
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Die
Einsatzspannung des Corner-Elements ist wegen des Kanteneffektes
deutlich kleiner als die Einsatzspannung des Teils des MOS-Transistors,
der in der eigentlichen, ebenen Transistorfläche liegt, dem Kanalelement.
Das Corner-Element bestimmt daher das Leckstromverhalten des gesamten
Transistors, der sich aus dem Corner-Element und dem Kanalelement
zusammensetzt.
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Die
Bedeutung des Corner-Elements nimmt mit kleiner werdenden Abmessungen
des Transistors immer mehr zu.
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Wenn
aufgrund einer geringen Stufenhöhe
h und damit einer ausgeprägten
Vertiefung 12 mit einem großen Wert von t wie in der 2b gezeigt
das Gate des MOS-Transistors weiter um die Rundung 14 an
der Kante zum isolierenden Graben 6 gezogen ist, ist die
Einsatzspannung des Corner-Elements klein und der Sättigungsstrom
des Transistors hoch, gleichzeitig aber auch der Leckstrom hoch.
Bei großer
Stufenhöhe
h und damit flacher Vertiefung 12 mit einem kleinen Wert
von t wie in der 2a gezeigt reicht das Gate des
MOS-Transistors nicht so weit um die Rundung 14 an der
Kante zum isolierenden Graben 6, und die Einsatzspannung
des Corner-Elements ist höher.
Als Folge davon ist der Sättigungsstrom
des Transistors kleiner und der Leckstrom geringer.
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Die Ätzrate des
Oxids 8' in
den isolierenden Gräben 6 wird,
wie oben erwähnt,
durch eine Reihe von Prozessparametern bestimmt. Die Festlegung der
Prozessparameter bestimmt daher die Stufenhöhe h über den ganzen bearbeiteten
Halbleiterwafer, sofern nicht besondere Maßnahmen zur Veränderung
der Eigenschaften des Oxids 8' in Teilbereichen des Halbleiterwafers
ergriffen werden.
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Eine
solche Maßnahme
stellt eine gezielte Schädigung
des Oxids 8' in
den isolierenden Gräben 6 dar.
Die Schädigung
kann durch eine Ionenimplantation hervorgerufen werden; sie erhöht die Ätzrate des
Oxids 8' gegenüber einem
nicht geschädigten Oxid.
Im allgemeinen ist die Ätzrate
des Graben-Oxids 8' bereits
im ungeschädigten
Zustand höher
als die Ätzrate
eines thermischen Oxids.
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Die
Schädigung
durch Ionenimplantation wird nicht über die ganze Oberfläche des
Halbleiterwafers hervorgerufen, sondern gezielt in den Teilbereichen,
in denen eine Änderung
der Ätzrate
des Oxids 8' erwünscht ist.
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Wie
in der 3a gezeigt, erfolgt dazu vor dem
Entfernen des Streuoxids für
die Wannenimplantationen nach dem Ausführen der Wannenimplantationen
eine maskierte Ionenimplantation nur in den Bereichen, in denen
die Ätzrate
für das
Oxid 8' gegenüber der
durch die Prozessparameter hervorgerufenen Ätzrate verändert werden soll.
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So
kann in einem Bereich I durch die Abdeckung mit einer Maske während der
Ionenimplantation die ursprüngliche Ätzrate im
Oxid 8' beibehalten werden,
die zum Beispiel eine größere Stufenhöhe hI (3b) zum
Ziel hat, um hier Auswahltransistoren für Speicherelemente mit geringem
Leckstrom auszubilden. In dem nicht durch eine Maske abgedeckten
Bereich II erfolgt flächendeckend,
das heißt
nicht auf die Gräben 6 in
diesem Bereich II beschränkt, eine
Ionenimplantation mit dem Ziel, eine kleinere Stufenhöhe hII hervorzurufen, die Transistoren mit einem
hohen Sättigungsstrom,
aber auch großem Leckstrom
ergibt. Solche Transistoren können
etwa für
die periphere Ansteuerlogik der Speicherelemente geeignet sein.
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Die
Stufenhöhen
hI und hII beziehen
sich auf die Oberfläche
des nach dem Entfernen des Streuoxids für die Ionenimplantationen aufgebrachten
Gateoxids. Beim Wegätzen
des Streuoxids erfolgt auch ein Abätzen des Oxids 8' in den isolierenden Gräben 6 mit
der jeweiligen Ätzrate,
die im implantierten Bereich II größer ist als im nicht implantierten
Bereich T.
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Für die das
Oxid 8' selektiv
schädigende
Implantation wird ein in Silizium elektrisch nicht aktives Element
verwendet, etwa Stickstoff oder Argon. Die Implantationsenergie
beträgt
bei atomaren Stickstoff (N) 1 bis 50 keV, bevorzugt 3 bis 20 keV.
Für molekularen
Stickstoff (N2) ist die Energie in etwa
zu verdoppeln, das heißt
sie liegt bei etwa 1 bis 100 keV bzw. bevorzugt bei 5 bis 40 keV.
Die Dosis liegt bei Stickstoff im Bereich von 5 × 1013 bis
5 × 1015 cm–2. Für Argon ist die Implantationsdosis
die gleiche; die Energie ist jedoch etwas höher und liegt im Bereich von
1 bis 100 keV, bevorzugt im Bereich von 5 bis 50 keV.
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Mit
diesen Energien dringen die implantierten Ionen in den isolierenden
Gräben 6 im
großen und
ganzen nicht bis zum Grund des Grabens vor; das heißt sie dringen
dort nicht in das Siliziumsubstrat 1 ein. In den außerhalb
der Gräben 6 liegenden Gebieten
gelangen die implantierten Ionen jedoch sehr wohl in das Silizium
der aktiven Gebiete. Deshalb erfolgt wahlweise nach dem Wegätzen des Streuoxids
für die
Wannenimplantationen und die Implantation zur Schädigung des
STI-Oxids 8' und
vor dem Aufbringen des Gateoxids 9 ein Ausheizschritt zum
Austreiben der implantierten Elemente (Stickstoff oder Argon) aus
den aktiven Gebieten, wenn zu befürchten ist, dass die zuletzt
implantierten Elemente nachteilige Effekte zeigen. Der Ausheizschritt
kann ein RTP-Schritt (Rapid Thermal Processing, Kurzzeittemperverfahren)
sein oder im Ofen durchgeführt werden.
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Die
Implantation zur Schädigung
des STI-Oxids 8' kann
gegebenenfalls mit anderen Parametern für weitere Bereiche des Halbleiterwerfers wiederholt
werden, wenn mehrere unterschiedliche Ätzraten und damit mehrere unterschiedliche
Stufenhöhen
gewünscht
werden.
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Statt
Stickstoff oder Argon kann als in Silizium elektrisch nicht in Erscheinung
tretendes Element auch Kohlenstoff oder Germanium bei der maskierten
Ionenimplantation zur Veränderung
der Ätzrate des
Oxids 8' verwendet
werden. Die Implantationsparameter für diese und andere Elemente
ergeben sich durch Umrechnen aus den für Stickstoff und Argon angegebenen
Werten.
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- 1
- Substrat
- 2
- SiO2-Schicht (Pad-Oxid)
- 3
- Si3N4-Schicht
- 4
- Maske
für Photolithographie
- 5
- Photolack
- 6
- isolierender
Graben
- 7
- (thermische)
SiO2-Schicht (im Graben 6)
- 8
- dicke
SiO2-Schicht (zur Auffüllung des Grabens 6)
- 8'
- Oxid
(im Graben 6)
- 9
- Gateoxid
- 10
- Poly-Si-Schicht
(Gate-Elektrode)
- 11
- Stufe
- 12
- Vertiefung
(Divot)
- 14
- Rundung
- h
- Höhe der Stufe 11
- t
- Tiefe
der Vertiefung 12
- I,
II
- Bereiche
(auf dem Halbleiterwafer)