DE102008054075A1 - Abgesenkter Drain- und Sourcebereich in Verbindung mit einer komplexen Silizidherstellung in Transistoren - Google Patents
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- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 111
- 230000008569 process Effects 0.000 claims abstract description 66
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 61
- 239000004065 semiconductor Substances 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 36
- 230000001939 inductive effect Effects 0.000 claims description 21
- 229910045601 alloy Inorganic materials 0.000 claims description 17
- 239000000956 alloy Substances 0.000 claims description 17
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 14
- 238000009413 insulation Methods 0.000 claims description 12
- 239000002210 silicon-based material Substances 0.000 claims description 12
- 230000009471 action Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 5
- 238000003631 wet chemical etching Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims 2
- 230000000994 depressogenic effect Effects 0.000 claims 1
- 238000012546 transfer Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 45
- 230000000875 corresponding effect Effects 0.000 description 33
- 239000003989 dielectric material Substances 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 230000009467 reduction Effects 0.000 description 13
- 238000000151 deposition Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 230000001965 increasing effect Effects 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000012876 topography Methods 0.000 description 5
- 229910000927 Ge alloy Inorganic materials 0.000 description 4
- 229910000676 Si alloy Inorganic materials 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910021334 nickel silicide Inorganic materials 0.000 description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
Abstract
Während des Fertigungsprozesses zur Herstellung modernster Transistorelemente wird die Gatehöhe verringert und es wird auch eine abgesenkte Drain- und Sourcekonfiguration in einer gemeinsamen Ätzsequenz vor dem Herstellen entsprechender Metallsilizidgebiete geschaffen. Da die entsprechende Seitenwandabstandshalterstruktur während der Ätzsequenz beibehalten wird, wird die Steuerbarkeit und die Gleichmäßigkeit des Silizidierungsprozesses in der Gateelektrode verbessert, wodurch ein geringes Maß an Schwellwertvariabilität erreicht wird. Des weiteren sorgt die abgesenkte Drain- und Sourcekonfiguration für einen geringeren Gesamtreihenwiderstand und eine bessere Verspannungsübertragungseffizienz.
Description
- Gebiet der vorliegenden Offenbarung
- Im Allgemeinen betrifft der hierin offenbarte Gegenstand integrierte Schaltungen und betrifft insbesondere Transistoren mit verformten Kanalgebieten mittels Anwendung von Verspannungsquellen, etwa verspannten Deckschichten, einer verformten Halbleiterlegierung in Drain- und Sourcebereichen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
- Beschreibung des Stands der Technik
- Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell auf dem Gebiet der Halbleiterherstellung eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, komplexe Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung der Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Somit ist die Verringerung der Kanallänge ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit und der Packungsdichte integrierter Schaltungen zu erreichen.
- Die stetig voranschreitende Verringerung der Transistorabmessungen bringt jedoch eine Reihe damit verknüpfter Probleme mit sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Ein wichtiger Aspekt in dieser Hinsicht besteht darin, einen geringen Schichtwiderstand und Kontaktwiderstand in den Drain- und Sourcegebieten und in entsprechenden Kontakten vorzusehen, die damit verbunden sind, wobei auch die Kanalsteuerbarkeit beibehalten werden muss. Beispielsweise erfordert das Verringern der Kanallänge eine Zunahme der kapazitiven Kopplung zwischen der Gateelektrode und dem Kanalgebiet, wodurch eine geringere Dicke der Gateisolationsschicht erforderlich ist. Aktuell liegt die Dicke von Gateisolationsschichten auf Siliziumdioxidbasis im Bereich von 1 bis 2 nm, wobei eine weitere Verringerung wenig wünschenswert ist im Hinblick auf Leckströme, die typischerweise exponentiell anwachsen bei einer Verringerung der Dicke des Gatedielektrikums.
- Die ständige Größenverringerung kritischer Abmessungen, d. h. der Gatelänge der Transistoren, erfordert die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozesstechniken im Hinblick auf die zuvor genannten Probleme. Es wurde daher vorgeschiagen, das Transistorleistungsverhalten zu verbessern, indem die Kanalleitfähigkeit der Transistorelemente erhöht wird, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine gegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu künftigen Technologiestandards, wobei viele der zuvor genannten Probleme, etwa die Verringerung des Gatedielektrikums, vermieden oder zumindest zeitlich hinausgeschoben werden. Ein effizienter Mechanismus zur Erhöhung der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht für standardmäßige Siliziumsubstrate das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, das wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit und damit des Durchlassstroms und der Arbeitsgeschwindigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnologie in den Fertigungsablauf für integrierte Schaltungen ist ein sehr vielversprechender Ansatz für künftige Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
- Gemäß einer vielversprechenden Vorgehensweise zum Erzeugen von Verformung in dem Kanalgebiet von Transistorelementen besteht darin, dass das dielektrische Material das über der Transistorbasisstruktur vorgesehen ist, in einem sehr verspannten Zustand herstellt wird, um damit eine gewünschte Art an Verformung des Transistors und insbesondere in dessen Kanalgebiet hervorzurufen. Beispielsweise sind die Transistorstrukturen typischerweise durch ein dielektrisches Zwischenschichtmaterial eingehüllt, das für die gewünschte mechanische und elektrische Integrität der individuellen Transistorstrukturen sorgt und das auch eine Plattform für die Herstellung weiterer Verdrahtungsschichten bildet, die typischerweise zur Erzeugung der elektrischen Verbindungen zwischen den einzelnen Schaltungselementen erforderlich sind. D. h., es wird typischerweise eine Vielzahl von Verdrahtungsebenen oder Metallisierungsschichten vorgesehen, die horizontale Metallleitungen und vertikale Kontaktdurchführungen mit geeigneten leitenden Materialien enthalten, um damit die elektrischen Verbindungen herzustellen. Daher muss eine geeignete Kontaktstruktur vorgesehen werden, die die eigentlichen Schaltungselemente, etwa die Transistoren, Kondensatoren und dergleichen oder die entsprechenden Bereiche davon der ersten Metallisierungsschicht verbindet. Zu diesem Zweck wird das dielektrische Zwischenschichtmaterial geeignet strukturiert, um entsprechende Öffnungen vorzusehen, die eine Verbindung zu den gewünschten Kontaktbereichen der Schaltungselemente herstellen, das typischerweise unter Anwendung eines Ätzstoppmaterials in Verbindung mit dem eigentlichen dielektrischen Zwischenschichtmaterial bewerkstelligt wird.
- Beispielsweise ist Siliziumdioxid ein gut etabliertes dielektrisches Zwischenschichtmaterial in Verbindung mit Siliziumnitrid, das als ein effizientes Ätzstoppmaterial während der Her stellung der Kontaktöffnungen eingesetzt wird. Folglich ist das Ätzstoppmaterial, d. h. das Siliziumnitridmaterial, in engem Kontakt mit der grundlegenden Transistorstruktur und kann daher effizient zur Erzeugung einer Verformung in den Transistoren eingesetzt werden, insbesondere da Siliziumnitrid auf der Grundlage gut etablierter plasmaunterstützter CVD-(chemische Dampfabscheide-)Techniken mit hoher innerer Verspannung abgeschieden werden kann. Z. B. wird Siliziumnitrid mit hoher innerer kompressiver Verspannung von bis zu 2 GPa oder sogar höher abgeschieden, indem geeignete Abscheideparameter eingestellt werden. Andererseits kann auch eine moderat hohe innere Zugverspannung bis zu 1 GPa und höher durch geeignetes Einstellen der Prozessparameter, insbesondere des Grades an Ionenbeschuss während des Abscheidens des Siliziumnitridmaterials erzeugt werden. Folglich hängt die Größe des Kanalgebiets eines Transistorelements erzeugten Verformung von dem inneren Verspannungspegel des dielektrischen Ätzstoppmaterials und der Dicke des verspannten dielektrischen Materials in Verbindung mit dem wirksamen Abstand des stark verspannten dielektrischen Materials zu dem Kanalgebiet ab. Daher ist es im Hinblick auf das Verbessern des Transistorleistungsverhaltens wünschenswert, die innere Verspannung zu erhöhen und auch eine größere Menge an stark verspannten dielektrischen Material in der Nähe des Transistorelements vorzusehen, wobei auch das verspannte dielektrische Material möglichst nahe an dem Kanalgebiet anzuordnen ist. Es zeigt sich jedoch, dass die inneren Verspannungspegel von Siliziumnitridmaterial durch die gesamten Abscheideeigenschaften aktuell verfügbarer plasmaunterstützter CVD-Techniken beschränkt sind, während auch die effektive Schichtdicke im Wesentlichen durch die grundlegende Transistortopographie und den Abstand zwischen benachbarten Schaltungselementen bestimmt ist. Obwohl deutliche Vorteile erreicht werden, kann daher die Effizienz des Verspannungsübertragungsmechanismus deutlich von Prozess- und Bauteileigenschaften abhängen und kann zu einem geringeren Leistungszuwachs für gut etablierte standardmäßige Transistorstrukturen mit Gatelängen von 50 nm und weniger führen, da die gegebene Bauteiltopographie und die Spaltfülleigenschaften des jeweiligen Abscheideprozesses in Verbindung mit einem moderat großen Abstand des stark verspannten Materials von dem Kanalgebiet, der durch aufwendige Abstandshalterstrukturen hervorgerufen wird, die schließlich erreichte Verformung in dem Kanalgebiet begrenzen können.
- Aus diesen Gründen wurde auch vorgeschlagen, das Leistungsverhalten von Transistoren, etwa von p-Kanaltransistoren, zu verbessern, indem Halbleitermaterialien zumindest in Bereichen der Drain- und Sourcebereiche derart vorgesehen werden, dass eine gewünschte Art an Verformung in dem benachbarten Kanalgebiet hervorgerufen wird. Zu diesem Zweck wird häufig eine Silizium/Germanium-Mischung oder Legierung verwendet, durch selektive epitaktische Aufwachstechniken auf einem Siliziumschablonenmaterial aufgewachsen wird, wodurch ein verformter Zustand in der Silizium/Germanium-Legierung erzeugt wird, die eine gewisse Verspannung auf das benachbarte Kanalgebiet ausübt, wodurch die gewünschte Art an Verformung darin hervorgerufen wird. Somit wird in Verbindung mit einer darüber liegenden verspannten dielektrischen Materialschicht ein sehr effizienter verformungsinduzierender Mechanismus für p-Kanaltransistoren bereitgestellt.
- Wie zuvor erläutert ist, bestimmen in komplexen Transistorelementen eine Vielzahl von Eigenschaften letztlich das gesamte Leistungsverhalten des Transistors, wobei eine komplexe gegenseitige Wechselwirkung dieser Faktoren schwierig abzuschätzen ist, so dass eine große Bandbreite an Leistungsschwankungen bei einer gegebenen grundlegenden Transistorkonfiguration beobachtet werden kann. Beispielsweise kann die Leitfähigkeit dotierter siliziumbasierter Halbleitergebiete erhöht werden, indem ein Metallsilizid darin geschaffen wird, um damit den gesamten Schichtwiderstand und den Kontaktwiderstand zu verringern. Beispielsweise erhalten Drain- und Sourcegebiete ein Metallsilizid, etwa Nickelsilizid, Nickel/Platinsilizid und dergleichen, wodurch der gesamte Reihenwiderstand des Leitungsweges zwischen den Drain- und Sourceanschlüssen und den dazwischen liegenden Kanalgebiet verringert wird. In ähnlicher Weise wird ein Metallsilizid typischerweise auch in der Gateelektrode gebildet, die Polysiliziummaterial aufweist, wodurch die Leitfähigkeit und damit die Signalausbreitungsverzögerung verringert wird. Obwohl eine größere Menge an Metallsilizid in der Gateelektrode wünschenswert ist im Hinblick auf das Verringern des Gesamtwiderstandes, ist eine vollständige Silizidierung des polykristallinen Siliziummaterials bis hinab zu dem Gatedielektrikum wenig wünschenswert im Hinblick auf die Schwellwerteinstellung des entsprechenden Transistorelements. Es ist daher wünschenswert, einen gewissen Bereich des dotierten Polysiliziummaterials in direktem Kontakt mit dem Gatedie-lektrikum beizubehalten, um damit gut definierte elektronische Eigenschaften in dem Kanalgebiet bereitzustellen, so dass signifikante Schwellwertschwankungen vermieden werden, die durch ein im Wesentlichen vollständiges Silizidieren gewisser Bereiche der Gateelektrode hervorgerufen werden können. Folglich ist es schwierig, eine große Menge an Metallsilizid vorzusehen, ohne in zuverlässiger Weise ein vollständiges Silizidieren des Polysiliziummaterials zu vermeiden.
- Andere Eigenschaften der Gateelektrode können ebenfalls einen Einfluss auf das gesamte Transistorverhalten ausüben. Beispielsweise ist es für das stetige Verringern der Strukturgrößen der Transistorelemente wünschenswert auch die Höhe der Gateelektrode zu verringern, was jedoch typischerweise durch die erforderlichen Ionenblockiereigenschaften während der Erzeugung der Drain- und Sourcedotierstoffprofile durch aufwendige Implantationstechniken beschränkt ist. Diese erforderliche Gatehöhe führt jedoch zu einer parasitären Kapazität in Bezug auf Kontaktelemente, die hergestellt werden, um eine Verbindung zu den Drain- und Sourcegebieten herzustellen. Daher ist das Gesamtleistungsverhalten komplexer Transistorelemente weniger hoch als erwartet, obwohl entsprechende leistungssteigernde Mechanismen, etwa ein verformtes Silizium/Germanium-Material und dergleichen, verwendet werden, wie dies auch nachfolgend detaillierter mit Bezug zu den
1a und1b erläutert ist. -
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements100 mit einem Substrat101 , über welchem eine Halbleiterschicht103 gebildet ist, in der mehrere Isolationsstrukturen104 entsprechende aktive Gebiete103a ,103b eines n-Kanaltransistors150a und eines p-Kanaltransistors150b bilden. Ein aktives Gebiet ist als ein Teil der Halbleiterschicht103 zu verstehen, in welchem geeignete Dotierstoffprofile erzeugt werden, um damit die gewünschte Transistorfunktion zu erreichen. In der gezeigten Fertigungsphase weisen die Transistoren150a ,150b eine Gateelektrode151 auf, die auf einer Gateisolationsschicht152 gebildet ist, die die Gateelektrode151 von einem Kanalgebiet153 trennt. Des weiteren ist eine Abstandshalterstruktur155 auf einem Teil der Seitenwände der Gateelektrode151 gebildet, wobei zu beachten ist, dass die Abstandshalterstruktur155 eine beliebige geeignete Konfiguration besitzen kann, wie dies zum Definieren der Dotierstoffprofile entsprechender Drain- und Sourcegebiete154 erforderlich ist. Beispielsweise enthält die Abstandshalterstruktur155 mehrere individuelle Abstandshalterelemente, möglicherweise in Verbindung mit zugehörigen Ätzstoppschichten (nicht gezeigt). Wie zuvor erläutert ist, umfasst der p-Kanaltransistor150b eine Silizium/Germanium-Legierung105 , die einen verformten Zustand besitzt, so dass eine entsprechende kompressive Verformungskomponente in dem Kanalgebiet153 des Transistors150b hervorgerufen wird. - Das in
1a gezeigte Halbleiterbauelement100 kann auf der Grundlage der folgenden Prozesssequenz hergestellt werden. Nach dem Bilden der Isolationsstrukturen104 , etwa durch Lithographie, Ätz-, Abscheide- und Einebnungstechniken werden die aktiven Gebiete103a ,103b durch gut etablierte Implantationstechniken in Verbindung mit einem entsprechenden Maskierungsschema erzeugt. Danach werden die Gateelektroden151 in Verbindung mit den Gateisolationsschichten152 hergestellt, etwa durch Vorsehen eines geeigneten dielektrischen Materials und Abscheiden eines Polysiliziummaterials, das dann auf der Grundlage aufwendiger Lithographie- und Ätztechniken strukturiert wird. Wie zuvor erläutert ist, wird eine Höhe151h der Gateelektrode151 typischerweise so gewählt, dass eine ausreichende Ionenblockierwirkung während der nachfolgenden Bearbeitung des Bauelements100 erreicht wird. Anschließend wird der Transistor150a abgedeckt, beispielsweise durch eine Hartmaske in Verbindung mit einer Lackmaske, wobei auch die Gateelektrode151 des Transistors150b eingekapselt wird, etwa auf der Grundlage geeigneter Deckschichten und Seitenwandabstandshalter (nicht gezeigt), um entsprechende Aussparungen in dem aktiven Gebiet103b zu erzeugen und nachfolgend die Silizium/Germanium-Legierung105 auf der Grundlage selektiver epitaktischer Aufwachsverfahren abzuscheiden. Als nächstes wird die Maskenschicht entfernt und die Gateelektroden151 werden freigelegt und es wird die weitere Bearbeitung fortgesetzt, indem beispielsweise Versatzabstandshalter hergestellt werden, falls dies erforderlich ist, die für eine erste Implantationssequenz zum Definieren eines ersten Teils der Drain- und Sourcegebiete154 verwendet werden. Anschließend wird die Abstandshalterstruktur155 zum Abscheiden eines geeigneten Schichtstapels hergestellt, etwa einer Ätzstoppbeschichtung, etwa in Form von Siliziumdioxid, woran sich ein Siliziumnitridmaterial anschließt, was durch gut etablierte CVD-(chemische Dampfabscheide-)Techniken bewerkstelligt werden kann. Danach wird der Schichtstapel mittels eines anisotropen Ätzprozesses strukturiert, in welchem Siliziumnitridmaterial vorzugsweise von horizontalen Bereichen abgetragen wird, wodurch typischerweise die horizontalen Bauteilbereiche freigelegt werden, und es wird auch im Bereich151s der Seitenwände der Gateelektroden151 während des entsprechenden Ätzprozesses und während nachfolgender Ätz- und Reinigungsprozesse freigelegt. Als nächstes werden weitere Implantationsprozesse ausgeführt, um das gewünschte Dotierstoffprofile für die Drain- und Sourcegebiete154 zu erhalten. Danach werden geeignete Ausheizprozesse ausgeführt, um die Dotierstoffe zu aktivieren und auch durch Implantation hervorgerufene Schäden zu rekristallisieren. Im Anschluss daran wird das Bauelement100 für das Ausführen eines Silizidierungsprozesses vorbereitet, was typischerweise entsprechende Reinigungsprozesse beinhaltet, wodurch der Seitenwandbereich151s weiter freigelegt wird. -
1b zeigt schematisch das Halbleiterbauelement100 in einer weiter fortgeschrittenen Fertigungsphase, in der Metallsilizidgebiete155 in einem Teil der Drain- und Sourcegebiete154 erzeugt sind, wobei auch ein Metallsilizid157 in der Gateelektrode151 ausgebildet ist. In aufwendigen Technologien werden häufig Nickel und Platin zum Erzeugen des Metallsilizids156 ,157 eingesetzt, wobei auf Grund des unterschiedlichen Diffusionsverhaltens des polykristallinen Materials in der Gateelektrode151 und des kristallinen Materials in den Drain- und Sourcegebieten154 eine deutlich andere „Umwandlungsrate” erreicht wird, wobei insbesondere an dem Seitenwandbereich151s Metall zunehmend in die Gateelektrode151 diffundiert, woraus sich eine erhöhte Silizidierungsrate ergibt. Folglich kann sich das Metallsilizid157 bis hinab zu der Gateisolationsschicht152 zumindest lokal innerhalb der Gateelektrode151 erstrecken, wodurch sich entsprechende Schwellwertspannungsänderungen ergeben, da die Austrittsarbeit des Metallsilizids sich von der entsprechenden Austrittsarbeit des geeignet dotierten Polysiliziummaterials unterscheidet. Nach dem Silizidierungsprozess wird die weitere Bearbeitung fortgesetzt, indem beispielsweise verformungsinduzierende Materialschichten abgeschieden werden, etwa in Form von Siliziumnitrid, das milt hoher kompressiver Verspannung und auch eine Zugverspannung abhängig von den angewendeten Abscheideparametern aufgebracht werden kann. Beispielsweise wird ein zugverspanntes Siliziumnitridmaterial über dem n-Kanaltransistor150a hergestellt, während ein kompressiv verspanntes Siliziumnitridmaterial über dem Transistor150b vorgesehen wird, wodurch in geeigneter Weise das Gesamtverhalten dieser Transistoren auf Grund der zusätzlichen Verformung erhöht wird, die in den Kanalgebieten153 erzeugt wird. Danach wird ein dielektrisches Zwischenschichtmaterial, etwa Siliziumdioxid und dergleichen, abgeschieden und so strukturiert, dass entsprechende Kontaktöffnungen erhalten werden, die nachfolgend mit einem leitenden Material, etwa Wolfram, gefüllt werden, wodurch Kontaktelemente geschaffen werden, die eine Verbindung zu den Gateelektroden151 und den Drain- und Sourcegebieten154 herstellen. Wie zuvor erläutert ist, bilden die Kontaktelemente, die sich zu den Drain- und Sourcegebieten154 erstrecken, zusammen mit der Gateelektrode151 und den dazwischen liegenden dielektrischen Material einen entsprechenden parasitären Kondensator, der einen Einfluss auf die gesamte Kanalsteuerbarkeit ausüben kann, was typischerweise als Abschirmkapazität bezeichnet wird. Obwohl kleinere Bauteilabmessungen in Verbindung mit aufwendigen verformungsinduzierenden Mechanismen eingesetzt werden können, können die Transistoren150a ,150b eine deutlich geringer ausgeprägte Leistungssteigerung auf Grund der moderat hohen Abschirmkapazität aufweisen, wobei auch ein gewisses Maß an Schwellwertvariabilität beobachtet wird. - Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Halbleiterbauelemente und Techniken zur Herstellung von Transistorelementen, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest reduziert wird.
- Überblick über die vorliegende Offenbarung
- Im Allgemeinen betrifft der hierin offenbarte Gegenstand Halbleiterbauelemente und Techniken zu deren Herstellung, wobei ein besseres Transistorverhalten für n-Kanaltransistoren und p-Kanaltransistoren auf der Grundlage einer abgesenkten Transistorkonfiguration, zumindest für eine Art an Transistor, erreicht wird, während zusätzlich eine Höhe einer Gateelektrode verringert wird, die die Abschirmkapazität zwischen Kontaktelementen und der Gateelektrode zu verringern. Gleichzeitig führt die geringere Höhe der Gateelektrode zu einer besseren Steuerbarkeit eines entsprechenden Silizidierungsprozesses, wodurch die Wahrscheinlichkeit des vollständigen Silizidierens des Materials der Polysiliziumgateelektrode verringert wird, was damit zu einer geringeren Schwellwertvariabilität beiträgt. In einigen anschaulichen hierin offenbarten Aspekten wird die Verringerung der Gatehöhe und die Absenkung von Drain- und Sourcegebieten zumindest eines Transistors auf der Grundlage eines nicht-maskierten Ätzschemas bewerkstelligt, so dass nicht in unerwünschter Weise zusätzliche Prozesskomplexität hervorgerufen wird. Andererseits wird in einigen hierin offenbarten anschaulichen Ausführungsformen eine Halbleiterlegierung einer Art an Tansistor mit einer geeigneten Überschusshöhe vorgesehen, um damit eine im Wesentlichen ebene Transistorkonfiguration selbst nach dem Absenken der Drain- und Sourcebereiche der anderen Art an Transistor ermöglichen. Auf Grund der abgesenkten Drain- und Sourcekonfiguration kann die gesamte verformungsinduzierende Wirkung eines entsprechenden stark verspannten dielektrischen Materials erhöht werden, da verspanntes dielektrisches Material auf einer Höhe positioniert werden kann, die den Kanalgebieten entspricht. Ferner wird ein größerer Oberflächenbereich mit dem Silizidierungsprozess in den Drain- und Sourcegebieten bereitgestellt, wodurch der gesamte Reihenwiderstand zwischen den Drain- und Sourceanschlüssen verringert wird.
- Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst Drain- und Sourcegebiete eines ersten Transistors, die in einem Halbleitermaterial ausgebildet sind, wobei die Drain- und Sourcegebiete einen abgesenkten Oberflächenbereich besitzen, der auf einer geringeren Höhe im Vergleich zu einer Höhe angeordnet ist, die durch eine Oberfläche einer Gateisolationsschicht des ersten Transistors definiert ist. Das Halbleiterbauelement umfasst ferner eine Gateelektrode, die auf der Gateisolationsschicht gebildet ist und die ein dotiertes Siliziummaterial aufweist, das auf der Gateisolationsschicht gebildet ist und die ein Metallsilizid aufweist, das auf dem dotierten Siliziummaterial ausgebildet ist. Des weiteren ist eine Abstandshalterstruktur so vorgesehen, dass diese eine Höhe besitzt, die größer ist als eine Höhe der Gateelektrode, und es sind ferner Metallsilizidgebiete in den Drain- und Sourcegebieten ausgebildet.
- Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Abstandshalterstruktur an Seitenwänden einer Gateelektrode eines Transistors und das Ersetzen von Drain- und Sourcegebieten des Transistor und der Gateelektrode der Einwirkung einer Ätzumgebung, um Material zumindest an der Gateelektrode selektiv zu der Abstandshalterstruktur zu entfernen. Das Verfahren umfasst ferner das Bilden eines Metallsilizidmaterials in den Drain- und Sourcegebieten und in der Gateelektrode nach dem Entfernen des Materials. Schließlich umfasst das Verfahren das Bilden einer verformungsinduzierenden Schicht über der Gateelektrode und den Drain- und Sourcegebieten.
- Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Ausführen eines Ätzprozesses, um Material von einer ersten Gateelektrode eines ersten Transistors und einer zweiten Gateelektrode eines zweiten Transistors und von Drain- und Sourcegebieten von dem ersten und/oder dem zweiten Transistor zu entfernen, während Seitenwände der ersten und der zweiten Gateelektrode von einer Abstandshalterstruktur geschützt sind. Des weiteren umfasst das Verfahren das Bilden eines Metallsilizids in der ersten und der zweiten Gateelektrode und den Drain- und Sourcegebieten in Anwesenheit der Abstandshalterstruktur, wobei das Metallsilizid in einem dotierten Siliziummaterial der ersten und der zweiten Gateelektrode mündet.
- Kurze Beschreibung der Zeichnungen
- Weitere Aspekte der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a und1b schematisch Querschnittsansichten eines modernen Halbleiterbauelements mit einem n-Kanaltransistor und einem p-Kanaltransistor während diverser Fertigungsphasen bei der Herstellung eines Metallsilizids und beim Erzeugen von verformungsinduzierenden Mechanismen gemäß konventioneller Strategien zeigen; -
2a bis2c schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlicher Arten an Transistoren während diverser Fertigungsphasen zeigen, wobei eine abgesenkte Drain- und Sourcekonfiguration in Verbindung mit einer Verringerung einer Höhe einer Gateelektrodenstruktur gemäß anschaulicher Ausführungsformen vorgesehen ist; -
2d und2e schematisch Querschnittsansichten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen die Absenkung der Drain- und Sourcegebiete und das Verringern der Gatehöhe in gewissen Maße gekoppelt sind; und -
2f schematisch eine Querschnittsansicht des Halbleiterbauelements in einer weiter fortgeschrittenen Fertigungsphase gemäß noch weiterer anschaulicher Ausführungsformen zeigt. - Detaillierte Beschreibung
- Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den Gegenstand auf die speziellen anschaulichen Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
- Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Prozesstechniken zum Bereitstellen einer abgesenkten Transistorkonfiguration, beispielsweise in einer selektiven Weise, während gleichzeitig eine Verringerung der Höhe von Gateelektroden möglich ist, wobei dennoch eine geringere Schwellwertvariabilität erreicht wird auf Grund der Verringerung der Wahrscheinlichkeit des Erzeugens vollständig silizidierter Gateelektrodenstrukturen. Auf Grund der abgesenkten Drain- und Sourcekonfiguration von beispielsweise einer Art an Bauelement, etwa eines n-Kanaltransistors, kann eine bessere Oberflächentopographie für das nachfolgende Abscheiden eines stark verspannten dielektrischen Materials, etwa einer dielektrischen Ätzstoppschicht, eines dielektrischen Zwischenschichtmaterials und dergleichen geschaffen werden. D. h., die abgesenkte Drain- und Sourcekonfiguration ermöglicht das Anordnen des stark verspannten dielektrischen Materials näher an dem Kanalgebiet, selbst wenn eine geringere Schichtdicke in anderen Bauteilgebieten auf Grund der beschränkten konformen Abscheideeigenschaft des betrachteten Abscheideprozesses erforderlich ist. Folglich kann die Menge des dielektrischen Materials, das nahe an dem Kanalgebiet auf einer Höhe angeordnet ist, die im Wesentlichen der Höhe des Kanalgebiets entspricht, erhöht werden, was in Verbindung mit allgemein besseren lateralen Verspannungsübertrag für eine größere Verformung in dem benachbarten Kanalgebiet sorgt, wodurch zu einer erhöhten Ladungsträgerbeweglichkeit und damit einem höheren Durchlassstrom des betrachteten Transistors beigetragen wird. Zusätzlich liefert die abgesenkte Drain- und Sourcekonfiguration einen größeren Oberflächenbereich, der in einem Silizidierungsprozess verfügbar ist, was zu einem geringeren Schichtwiderstand der Kontaktbereiche des Transistors führt. Gleichzeitig wird ein im Wesentlichen vollständiges Silizidieren der Gateelektrode unterdrückt, obwohl eine geringere Höhe vor dem Silizidierungsprozess erzeugt wird, so dass insgesamt Schwellwertschwankungen verringert werden, wobei auch die resultierende Abschirmkapazität auf einem kleineren Wert im Vergleich zu konventionellen Strategien gehalten wird. Andererseits kann der Grad an Absenkung, falls vorhanden, in p-Kanaltransistoren auf der Grundlage der Menge an überschüssigen Material eingestellt werden, das in den Drain- und Sourcegebieten in Form einer verformungsinduzierenden Halbleiterlegierung vorgesehen wird, wodurch eine effiziente Verringerung der Gatehöhe möglich ist, wobei schließlich erreichte Niveau der Drain- und Sourcebereiche auf der Grundlage des zuvor vorgesehenen Überschussmaterials eingestellt werden kann. Folglich kann die verformungsinduzierende Wirkung der Halbleiterlegierung im Wesentlichen beibehalten werden, während gleichzeitig die geringere Gatehöhe mit der besseren Steuerbarkeit der Metallsilizidherstellung ebenfalls für eine geringere Transistorvariabilität und eine geringere Abschirmkapazität sorgt.
- Mit Bezug zu den
2a bis2f werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die1a und1b verwiesen sei. -
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements200 , das ein Substrat201 aufweist, über welchem eine Halbleiterschicht203 gebildet ist. Die Halbleiterschicht203 in Verbindung mit dem Substrat201 kann zumindest in einigen Bauteilbereichen des Bauelements200 eine SOI-Konfiguration erzeugen, wenn eine vergrabene isolierende Schicht202 vorgesehen ist. In anderen Fällen repräsentiert die Schicht202 , wie sie in2a gezeigt ist, eine im Wesentlichen kristalline Materialschicht, etwa einen oberen Bereich des Substrats201 . Ferner bilden Isolationsstrukturen204 , etwa flache Grabenisolationen und dergleichen, entsprechende aktive Gebiete203a ,203b für Transistoren250a , bzw.250b . Beispielsweise repräsentiert der Transistor250a einen n-Kanaltransistor, während der Transistor250b einen p-Kanaltransistor repräsentiert. In der gezeigten Fertigungsphase weisen die Transistoren250a ,250b eine Gateelektrode251 , eine Gateisolationsschicht252 und eine Abstandshalterstruktur255 , die an einem Bereich der Seitenwände der Gateelektrode251 ausgebildet ist, auf, wodurch ein oberer Seitenwandbereich251s freigelegt ist. Des weiteren sind Drain- und Sourcegebiete254 in den aktiven Gebieten203a ,203b gebildet, die lateral entsprechende Kanalgebiete253 einschließen. In einigen anschaulichen Ausführungsformen, wie dies in2a gezeigt ist, umfasst der Transistor250b eine verformungsinduzierende Halbleiterlegierung205 , etwa eine Silizium/Germanium-Legierung, eine Silizium/Germanium/Zinn-Legierung, eine Silizium/Zinn-Legierung und dergleichen, wenn eine entsprechende kompressive Verformung in dem Kanalgebiet253 gewünscht ist. - Das Halbleiterbauelement
200 kann auf der Grundlage entsprechender Fertigungstechniken hergestellt werden, wie sie auch mit Bezug zu dem Bauelement100 beschrieben sind. D. h., wie zuvor erläutert ist, während der entsprechenden Ätz- und Reinigungsprozesse zurn Vorbereiten des Bauelements200 für das Erzeugen eines Metallsilizids in den Drain- und Sourcegebieten254 und der Gateelektrode251 , kann der Seitenwandbereich251s freigelegt werden, was konventioneller Weise zu einem gewissen Maß „Metallumschlingung” während des Silizidierungsprozesses führt, was schließlich in einer moderat hohen Diffusionsrate und damit Silizidierungsrate resultiert. Folglich kann die höhere Silizidierungsrate zu einer entsprechenden Variabilität der Transistoreigenschaften beitragen, wie dies zuvor erläutert ist. -
2b zeigt schematisch das Halbleiterbauelement200 in einer fortgeschrittenen Fertigungsphase. Wie gezeigt, wird das Bauelement200 der Einwirkung einer Ätzumgebung206 ausgesetzt, die in einer anschaulichen Ausführungsform als eine Plasmaumgebung auf der Grundlage einer geeigneten Ätzchemie erzeugt wird, um damit ein hohes Maß an Ätzselektivität für Siliziummaterial in Bezug auf Siliziumdioxid, Siliziumnitrid und dergleichen zu erreichen. Beispielsweise ist die Abstandshalterstruktur255 aus einem Siliziumnitridmaterial gemäß gut etablierter Techniken aufgebaut, möglicherweise in Verbindung mit einer Stoppbeschichtung auf Siliziumdioxidbasis255a . In diesem Falle können gut etablierte sehr selektive Ätzrezepte für den Prozess206 eingesetzt werden. Beispielsweise können ähnliche Prozessrezepte verwendet werden, wie sie auch typischerweise beim Strukturieren der Gateelektrode251 angewendet werden. Somit wird während des Ätzprozesses206 Material der Gateelektrode251 selektiv zur Abstandshalterstruktur255 abgetragen, während gleichzeitig Material der Drain- und Sourcegebiete254 selektiv in Bezug auf die Isolationsstrukturen254 und die Isolationsstrukturen204 und die Abstandshalterstruktur255 entfernt wird. Folglich werden entsprechende Absenkungen bzw. Vertiefungen206r in den Drain- und Sourcegebieten254 zumindest im Transistor250a gebildet, während im Transistor250b abhängig von der anfänglichen Dicke der Halbleiterlegierung205 eine im Wesentlichen ebene Konfiguration erreicht wird, wie dies gezeigt ist, während in anderen Fallen ein gewisses Maß an Überschusshöhe weiterhin vorhanden sein kann oder auch eine Vertiefung erzeugt wird, jedoch mit einer weniger ausgeprägten Tiefe im Vergleich zu den Aussparungen206r . Die Aussparungen bzw. Vertiefungen206r können als Bauteilgebiete definiert erachtet werden, in denen eine Oberfläche206s einen Bereich besitzt, etwa einen zentralen Bereich, dessen Höhe tiefer liegt im Vergleich zu einer Höhe der Grenzfläche zwischen der Gateisolationsschicht252 und des Kanalgebiets253 . Während des Ätzprozesses206 wird auch die anfängliche Höhe der Gatelektrode251 verringert, um damit eine reduzierte Gatehöhe251r zu erhalten, die so eingestellt wird, dass die Abstandshalterstruktur255 sich über die Gateelektrode251 hinaus erstreckt. Somit ermöglicht die reduzierte Gatehöhe251r eine kleinere Abschirmkapazität in Bezug auf noch zu bildende Kontaktelemente, während gleichzeitig der Oberflächenbereich der Gateelektrode251 , der während eines Silizidierungsprozesses verfügbar ist, durch die Abstandshalterstruktur255 eingeschränkt wird, wodurch ebenfalls die gesamte Silizidierungsrate verringert wird. Folglich sorgt der Ätzprozess206 für eine bessere Oberflächentopographie zum Einrichten eines effizienten verformungsinduzierenden Mechanismus, zumindest im Transistor250a , auf der Grundlage eines verspannten dielektrischen Materials, das in einer späteren Fertigungsphase abzuscheiden ist, wobei auch eine bessere Steuerbarkeit eines Silizidierungsprozesses erreicht wird, wobei zusätzlich die reduzierte Höhe251r ein besseres Transistorleis tungsverhalten auf Grund einer geringeren Abschirmkapazität bietet. Andererseits wird der Prozess206 als ein nicht-maskierter Prozess ausgeführt, und nicht in unerwünschter Weise die gesamte Prozesskomplexität, beispielsweise im Hinblick auf weitere Lithographieschritte und dergleichen, erhöht wird. Der Ätzprozess206 kann zusätzliche Reinigungsrezepte beinhalten, beispielsweise auf der Grundlage nasschemischer Ätzprozesse, um die freiliegenden Bereiche der Drian- und Sourcegebiete254 und der Gateelektrode251 für den nachfolgenden Silizidierungsprozess aufzubereiten. -
2c zeigt schematisch das Halbleiterbauelement200 in einer fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Metallsilizidgebiete256 , etwa Nickel/Platin-Silizidgebiete in den Drain- und Sourcegebieten der Transistoren250a ,250b ausgebildet. Auf Grund der Absenkung der Drain- und Sourcegebiete254 zumindest des Transistors250a wird ein größerer Oberflächenbereich des Gebiets256 im Vergleich zu konventionellen Konfigurationen erreicht, wie sie beispielsweise in1b gezeigt sind, wodurch die gesamte Leitfähigkeit des Transistors250a verbessert wird. Auch kann das Metallsilizid256 eine abgesenkte Konfiguration bilden, d. h. zumindest ein Oberflächenbereich256s ist auf einer Höhe angeordnet, die tiefer liegt im Vergleich zu einer Höhe der Grenzfläche zwischen der Gateisolationsschicht252 und dem Kanalgebiet253 . - In diesem Zusammenhang sollte beachtet werden, dass jegliche Positionsangaben als relative Positionsangaben zu verstehen sind, wobei das Substrat
201 als Referenz angesehen wird. In diesem Sinne sind das Kanalgebiet253 und die Metallsilizidgebiete256 „über” dem Substrat201 ausgebildet, wohingegen Oberflächenbereich256 „tiefer” liegt im Vergleich zu der Grenzfläche zwischen dem Kanalgebiet253 und der Gateisolationsschicht252 . - Die Gateelektrode
251 umfasst ein Metallsilizidgebiet257 , das von der Gateisolationsschicht252 durch ein dotiertes Polysiliziummaterial251b getrennt ist. Es sollte beachtet werden, dass der Grad an Dotierung der Polysiliziummaterialien251 in den Transistoren250a ,250b auf Grund vorhergehenden Implantationsprozesse zum Definieren der entsprechenden Drain- und Sourcegebiete254 unterschiedlich sein kann. Folglich ist die Schwellwerteigenschaften der jeweiligen Transistoren der jeweiligen Transistoren250a ,250b durch die entsprechend dotierten Siliziumgebiete251b bestimmt. Obwohl die Gesamthöhe der Gateelektroden251 verringert ist, kann dennoch ein gut definierter Metallsilizidbereich, etwa das Gebiet257 , hergestellt werden, wobei auch ein Siliziummaterial, etwa das Material251b so beibehalten wird, dass die Wahrscheinlichkeit des im Wesentlichen vollständigen Silizidierens des anfänglichen Gateelektrodenmaterials auf Siliziumbasis verringert wird, das konventioneller Weise zu ausgeprägten Schwellwertschwankungen führt. - Die Metallsilizidgebiete
256 und257 können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, in denen ein geeignetes hochschmelzendes Metall, etwa Nickel, Platin, und dergleichen aufgebracht und in ein Metallsilizid durch Ausführen einer geeigneten Wärmebehandlung umgewandelt wird. Danach wird nicht-reagiertes Metallmaterial auf der Grundlage gut etablierter selektiver Ätztechniken abgetragen, wobei zusätzliche Wärmebehandlungen zum Stabilisieren der gesamten Eigenschaften der sich bei Bedarf anschließen können. Während des Silizidierungsprozesses bedeckt die Abstandshalterstruktur255 zuverlässig die Seitenwände der Gateelektrode251 , wodurch eine ausgeprägte „Metallumschlingung” vermieden wird, so dass eine bessere Steuerbarkeit und Gleichmäßigkeit des Silizidierungsprozesses erreicht wird. Folglich wird eine gewünschte Dicke der Metallsilizidgebiete257 in gut steuerbarer Weise erreicht. -
2d zeigt schematisch das Halbleiterbauelement200 gemäß weiterer anschaulicher Ausführungsformen, in denen der Grad an Absenkung der Drain- und Sourcegebiete254 zu einem gewissen Grad zum Verringern der Höhe der Gateelektrode251 entkoppelt wird. In einer anschaulichen Ausführungsform wird in einer Fertigungsphase, die im Wesentlichen dem Halbleiterbauelement200 , wie es in2a gezeigt ist, entspricht, ein Ätzprozess206a , etwa ein plasmagestützter Ätzprozess, so ausgeführt, dass ein im Wesentlichen anisotropes Ätzverhalten erreicht wird, um damit ein gewünschtes Maß an Absenkung206r in den Drain- und Sourcegebieten254 des Transistors250a festzulegen, während ausreichend überschüssiges Material für die Halbleiterlegierung205 in dem Transistor250b vorgesehen ist, wenn eine ausgeprägte Absenkung für diesen Transistor nicht erwünscht ist. Beispielsweise wird der Ätzprozess206a auf der Grundlage gut etablierter sehr selektiver Ätzrezepte ausgeführt, wie dies auch zuvor beschrieben ist. Es sollte beachtet werden, dass abhängig von dem gewünschten Grad an Absenkung206r auch ein entsprechender Grad an Absenkung206g in der Gateelektrode251 erreicht werden kann. -
2e zeigt schematisch das Halbleiterbauelement200 , wenn es einen weiteren Ätzprozess206b unterliegt, der als ein selektiver nasschemischer Ätzprozess ausgelegt ist, um vorzugsweise Material in der Gateelektrode251 abzutragen, der gewünschte Grad an Ab senkung206r in dem Transistor250a im Wesentlichen beibehalten wird. Beispielsweise wird die Ätzumgebung206b unter Anwendung von Tetramethylammoniumhydroxid (TMAH) eingerichtet, das ein gut etabliertes Material zum Ätzen belichteter Photolackmaterialien ist. Bei höheren Konzentrationen und höheren Temperaturen von ungefähr 50 bis 30 Grad C kann jedoch TMAH effizient Siliziummaterial abtragen, wobei eine hohe Selektivität in Bezug auf Siliziumoxid, Siliziumnitrid und dergleichen erreicht wird. Die Ätzrate von TMAH in kristallinem Siliziummaterial mit einem hohen Grad an n-Dotierung ist jedoch deutlich kleiner im Vergleich zu polykristallinem Siliziummaterial. Folglich kann die Höhe vier Gateelektrode251 effizient verringert werden, während eine signifikante Zunahme der Absenkung206r in den Drain- und Sourcegebieten254 des Transistors250 vermieden wird. Andererseits kann die p-dotierte Halbleiterlegierung205 ebenfalls während des Prozesses206b abgetragen werden, wobei eine zuvor vorgesehene Überschusshöhe so gewählt wird, dass ein gewünschter Grad an Absenkung oder eine im Wesentlichen ebene Konfiguration oder ein geringeres Maß an Überschusshöhe in dem Transistor250b erreicht wird. D. h., während des entsprechenden selektiven epitaktischen Aufwachsprozesses zur Herstellung der Halbleiterlegierung205 wird ein entsprechender Überschussanteil der Halbleiterlegierung so vorgesehen, dass die Ätzsequenz mit den Prozessschritten206a und206b Berücksichtigung findet, um damit die gewünschte Topographie für die Drain- und Sourcegebiete254 des Transistors250b zu erreichen. Folglich können auf der Grundlage des Ätzprozesses206b die abschließende Gatehöhe251r und die Tiefe der Absenkung206r wesentlich voneinander gekoppelt werden, um damit eine weiter verringerte Abschirmkapazität zu schaffen, ohne dass zu einer geringeren Zuverlässigkeit eines entsprechenden Silizidierungsprozesses zur Herstellung von Metallsilizidgebieten in den Drain- und Sourcebereichen254 im Hinblick auf einen Kurzschluss der jeweiligen pn-Übergänge und dergleichen beizutragen. - Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor mit Bezug zu
2c erläutert: ist. -
2f zeigt schematisch das Halbleiterbauelement200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein dielektrisches Zwischenschichtmaterial211 über den Transistoren250a ,250b ausgebildet, beispielsweise in Form eines Siliziumdioxidmaterials, wobei auch ein verformungsinduzierender Bereich210a für den Transistor250a und ein verformungsinduzierender Bereich210b für den Transistor250b vorgesehen sein kann. Wie beispielsweise zuvor erläutert ist, können die Schichten210a ,210b als ein Siliziumnit rid material mit einer gewünschten inneren Verspannung bereitgestellt werden, um damit individuell das Leistungsverhalten der Transistoren250a bzw.250b zu verbessern. In der gezeigten Ausführungsform repräsentiert der Transistor250a einen n-Kanaltransistor und damit wird die Schicht210a in Form eines zugverspannten Materials vorgesehen, möglicherweise in Verbindung mit einem Ätzstoppmaterial und dergleichen, die entsprechend den jeweiligen Prozessstrategien erforderlich ist. Andererseits wird dann die Schicht210b in Form eines kompressiv verspannten Siliziumnitridmaterials bereitgestellt, oder in Form eines anderen geeigneten Materials, wodurch das Leistungsverhalten des Transistors250b verbessert wird. Auf Grund der abgesenkten Konfiguration der Drain- und Sourcegebiete254 zumindest des Transistors250a kann somit die entsprechende Verspannungskomponente effizienter auf das Kanalgebiet253 einwirken, wie dies auch zuvor erläutert ist, wodurch die Verformungspegel in dem Kanalgebiet253 hervorgerufen werden, selbst wenn im Allgemeinen eine geringere Dicke für die Schicht210a anzuwenden ist, beispielsweise im Hinblick auf die gesamte Packungsdichte des Bauelements200 und dergleichen. Andererseits weist der Transistor250b die kombinierte Verformungswirkung des Materials205 und der Schicht210b auf. Es sollte jedoch beachtet werden, dass auch eine andere Konfiguration für die Schichten210a ,210b abhängig von der gesamten Bauteilstrategie verwendet werden kann. Beispielsweise werden in einigen anschaulichen Ausführungsformen die Schichten210a ,210b mit der gleichen inneren Verspannung vorgesehen, wodurch die gesamte Prozesskomplexität deutlich reduziert wird. In diesem Falle kann ein hoher Verspannungspegel, etwa ein Zugverspannungspegel, eingesetzt werden, um das Leistungsverhalten des Transistors250a zu verbessern, während eine entsprechende Verspannungswirkung in dem Transistor250b durch das Material205 kompensiert oder überkompensiert wird. In einigen anschaulichen Ausführungsformen wird eine Überschusshöhe des Materials205 während der vorhergehenden Fertigungsprozesse beibehalten, wodurch die Wirkung der Schicht210d weiter verringert wird. In anderen Fällen wird ein zugverspanntes Material abgeschieden und nachfolgend selektiv über dem Transistor250b , beispielsweise durch Ionenimplantation und dergleichen, relaxiert. - Danach kann das dielektrische Zwischenschichtmaterial
211 abgeschieden und entsprechend gut etablierter Prozesstechniken eingeebnet werden. Als nächstes werden entsprechende Lithographie- und Ätzprozesse ausgeführt, um entsprechende Kontaktöffnungen zu schaffen, in denen Kontaktelemente212 zu bilden sind, wie dies durch die gestrichelten Linien gezeigt ist. Zu diesem Zweck können ebenfalls gut etablierte Prozesstechniken ein gesetzt werden. Folglich erzeugen die entsprechenden Kontaktelemente212 eine geringere Abschirmkapazität durch die Gatelektrode251 auf Grund ihrer geringeren Höhe, wobei dennoch der Bereich251b für ein gut definiertes Schwellwertverhalten der Transistoren250a ,250b sorgt. - Es gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente und Techniken zu deren Herstellung bereit, in denen eine Vielzahl von leistungssteigernden Mechanismen eingesetzt werden, wobei kombinierte negative Auswirkungen vermieden oder zumindest deutlich verringert werden. D. h., eine abgesenkte Drain- und Sourcekonfiguration ohne aufwendiges Hinzufügen an Prozesskomplexität erreicht werden, wobei auch eine Verringerung der Gatehöhe und der gleichen Ätzsequenz erreicht wird. Andererseits wird die Verrringerung der Gatehöhe während des Absenkens der Drain- und Sourcegebiete zu einer besseren Prozessgleichmäßigkeit und Zuverlässigkeit des nachfolgenden Silizidierungsprozesses. Folglich kann eine geringere Abschirmkapazität in Verbindung mit einer reduzierten Schwellwertvariabilität und mit einem verbesserten Transistorleistungsverhalten auf Grund der abgesenkten Drain- und Sourcekonfiguration erreicht werden.
- Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich als anschaulich zu erachten und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
Claims (25)
- Halbleiterbauelement mit: Drain- und Sourcegebieten eines ersten Transistors, die in einem Halbleitermaterial ausgebildet sind, wobei die Drain- und Sourcegebiete einen abgesenkten Oberflächenbereich besitzen, der auf einer tieferen Höhe im Vergleich zu einer Höhe angeordnet ist, die durch eine Oberfläche einer Gateisolationsschicht des ersten Transistors definiert ist; einer Gateelektrode, die auf der Gateisolationsschicht gebildet ist, wobei die Gateelektrode ein dotiertes Siliziummaterial aufweist, das auf der Gateisolationsschicht ausgebildet ist, und ein Metallsilizidmaterial aufweist, das auf dem dotierten Siliziummaterial ausgebildet ist; einer Abstandshalterstruktur mit einer Höhe, die größer ist als eine Höhe der Gateelektrode; und Metallsilizidgebieten, die in den Drain- und Sourcegebieten gebildet sind.
- Halbleiterbauelement nach Anspruch 1, das ferner einen zweiten Transistor aufweist, der Drain- und Sourcegebiete besitzt, die eine verformungsinduzierende Halbleiterlegierung aufweisen.
- Halbleiterbauelement nach Anspruch 2, wobei eine Oberfläche der Drain- und Sourcegebiete des zweiten Transistors an einer größeren Höhe im Vergleich zu dem abgesenkten Oberflächenbereich der Drain- und Sourcegebiete des ersten Transistors positioniert ist.
- Halbleiterbauelement nach Anspruch 3, wobei die Oberfläche der Drain- und Sourcegebiete des zweiten Transistors im Vergleich zu einer Gateisolationsschicht des zweiten Transistors nicht abgesenkt ist.
- Halbleiterbauelement nach Anspruch 1, das ferner eine erste verformungsinduzierende dielektrische Schicht aufweist, die über den Drain- und Sourcegebieten des ersten Transistors ausgebildet ist, wobei die erste verformungsinduzierende dielektrische Schicht eine Verformung in einem Kanalgebiet des ersten Transistors hervorruft.
- Halbleiterbauelement nach Anspruch 5, das ferner eine zweite verformungsinduzierende dielektrische Schicht aufweist, die über den Drain- und Sourcegebieten des zweiten Transistors ausgebildet ist, wobei die erste und die zweite verformungsinduzierende Schicht eine unterschiedliche Art an Verformung hervorrufen.
- Halbleiterbauelement nach Anspruch 2, wobei der erste Transistor ein n-Kanaltransistor und der zweite Transistor ein p-Kanaltransistor ist.
- Verfahren mit: Bilden einer Abstandshalterstruktur an Seitenwänden einer Gateelektrode eines Transistors; Aussetzen eines Draingebiets und eines Sourcegebiets des Transistors und der Gateelektrode der Einwirkung einer Ätzumgebung, um Material zumindest der Gateelektrode selektiv der Abstandshalterstruktur abzutragen; Bilden eines Metallsilizidmaterials in dem Draingebiet und dem Sourcegebiet und der Gateelektrode nach dem Entfernen des Materials; und Bilden einer verformungsinduzierenden Schicht über der Gatelektrode und dem Draingebiet und dem Sourcegebiet.
- Verfahren nach Anspruch 8, wobei Aussetzen des Draingebiets und des Sourcegebiets und der Gatelektrode der Einwirkung der Ätzumgebung ferner umfasst: Abtragen von Material des Draingebiets und des Sourcegebiets, um eine abgesenkte Drain- und Sourcekonfiguration zu erzeugen.
- Verfahren nach Anspruch 8, wobei Aussetzen des Draingebiets und des Sourcegebiets und der Gateelektrode der Einwirkung der Ätzumgebung ferner umfasst: Einrichten der Ätzumgebung auf der Grundlage einer Plasmaungebung.
- Verfahren nach Anspruch 8, wobei Aussetzen des Draingebiets und des Sourcegebiets und der Gateelektrode der Einwirkung der Ätzumgebung ferner umfasst: Einrichten der Ätzumgebung auf der Grundlage eines nasschemischen Rezepts.
- Verfahren nach Anspruch 11, wobei das nasschemische Rezept TMAH (Tetramethylammoniumhydroxid) umfasst.
- Verfahren nach Anspruch 12, das ferner umfasst: Ausführen mindestens eines weiteren Ätzprozesses unter Anwendung eines anderen Ätzrezepts.
- Verfahren nach Anspruch 8, das ferner umfasst: Bilden einer Halbleiterlegierung in einem Drainbereich und einem Sourcebereich eines zweiten Transistors vor dem Bilden der Abstandshalterstruktur.
- Verfahren nach Anspruch 14, wobei die Halbleiterlegierung mit einer Überschusshöhe gebildet wird, so dass eine Sollhöhe von einem Draingebiet und einem Sourcegebiet des zweiten Transistors nach dem Aussetzen des Draingebiets und des Sourcegebiets und der Gatelektrode des ersten Transistors und des Draingebiets und des Sourcegebiets und einer Gatelektrode des zweiten Transistors der Einwirkung der Ätzumgebung bestimmt ist.
- Verfahren nach Anspruch 15, wobei die Sollhöhe einer im Wesentlichen nichtabgesenkten Drain- und Sourcekonfiguration entspricht.
- Verfahren nach Anspruch 8, das ferner umfasst: Bilden einer verformungsinduzierenden dielektrischen Schicht über der Gatelektrodenstruktur und dem Draingebiet und dem Sourcegebiet.
- Verfahren nach Anspruch 8, wobei das Metallsilizid so gebildet wird, dass dieses einen Abstand zu einer Gateisolationsschicht der Gateelektrodenstruktur aufweist.
- Verfahren mit: Ausführen eines Ätzprozesses, um Material von einer ersten Gateelektrode eines ersten Transistors und einer zweiten Gateelektrode eines zweiten Transistors und von Drain- und Sourcgebieten des ersten und/oder des zweiten Transistors abzutragen, während Seitenwände der ersten und der zweiten Gateelektrode durch eine Abstandshalterstruktur geschützt sind; und Bilden eines Metallsilizids in der ersten und der zweiten Gateelektrode und den Drain- und Sourcegebieten in Abwesenheit der Abstandshalterstruktur, wobei das Metallsilizid in einem dotierten Siliziummaterial der ersten und der zweiten Gateelektrode mündet.
- Verfahren nach Anspruch 19, wobei der Ätzprozess auf der Grundlage einer Plasmaungebung ausgeführt wird.
- Verfahren nach Anspruch 19, wobei Ausführen des Ätzprozesses umfasst: Ausführen eines nasschemischen Ätzprozesses.
- Verfahren nach Anspruch 21, wobei der nasschemische Ätzprozess auf der Grundlage von TMAH ausgeführt wird.
- Verfahren nach Anspruch 19, das ferner umfasst: Bilden einer Halbleiterlegierung in dem Draingebiet und dem Sourcegebiet des zweiten Transistors vor dem Ausführen des Ätzprozesses, wobei ein Überschussmaterial der Halbleiterlegierung vorgesehen wird, um eine im Wesentlichen nicht-abgesenkte Drain- und Sourcekonfiguration in dem zweiten Transistor beizubehalten.
- Verfahren nach Anspruch 19, das ferner umfasst: Bilden einer ersten verformungsinduzierenden dielektrischen Schicht über dem ersten Transistor und einer zweiten verformungsinduzierenden dielektrischen Schicht über dem zweiten Transistor.
- Verfahren nach Anspruch 24, wobei der Ätzprozess so ausgeführt wird, dass eine abgesenkte Drain- und Sourcekonfiguration in dem ersten Transistor erzeugt wird.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008054075A DE102008054075B4 (de) | 2008-10-31 | 2008-10-31 | Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren |
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CN201510434045.4A CN105304477B (zh) | 2008-10-31 | 2009-10-21 | 晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区 |
JP2011533583A JP5544367B2 (ja) | 2008-10-31 | 2009-10-21 | トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 |
CN200980143153.9A CN102203915B (zh) | 2008-10-31 | 2009-10-21 | 晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区 |
KR1020117012510A KR101482200B1 (ko) | 2008-10-31 | 2009-10-21 | 트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역 |
PCT/EP2009/007548 WO2010049086A2 (en) | 2008-10-31 | 2009-10-21 | Recessed drain and source areas in combination with advanced silicide formation in transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008054075A DE102008054075B4 (de) | 2008-10-31 | 2008-10-31 | Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008054075A1 true DE102008054075A1 (de) | 2010-05-20 |
DE102008054075B4 DE102008054075B4 (de) | 2010-09-23 |
Family
ID=42104884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008054075A Active DE102008054075B4 (de) | 2008-10-31 | 2008-10-31 | Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren |
Country Status (5)
Country | Link |
---|---|
US (1) | US8026134B2 (de) |
JP (1) | JP5544367B2 (de) |
KR (1) | KR101482200B1 (de) |
CN (2) | CN102203915B (de) |
DE (1) | DE102008054075B4 (de) |
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- 2009-10-21 CN CN200980143153.9A patent/CN102203915B/zh active Active
- 2009-10-21 CN CN201510434045.4A patent/CN105304477B/zh active Active
- 2009-10-21 JP JP2011533583A patent/JP5544367B2/ja active Active
- 2009-10-21 KR KR1020117012510A patent/KR101482200B1/ko not_active IP Right Cessation
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CN105304477B (zh) | 2018-06-05 |
CN102203915A (zh) | 2011-09-28 |
DE102008054075B4 (de) | 2010-09-23 |
KR101482200B1 (ko) | 2015-01-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
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|
R082 | Change of representative |
Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE |