DE102007052051A1 - Verspannungsübertragung durch sequenzielles Vorsehen eines stark verspannten Ätzstoppmaterials und eines Zwischenschichtdielektrikums in einem Kontaktschichtstapel eines Halbleiterbauelements - Google Patents

Verspannungsübertragung durch sequenzielles Vorsehen eines stark verspannten Ätzstoppmaterials und eines Zwischenschichtdielektrikums in einem Kontaktschichtstapel eines Halbleiterbauelements Download PDF

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Abstract

Durch Ausbilden zweier oder mehrerer einzelner dielektrischer Schichten mit hoher innerer Verspannung zusammen mit einem dazwischen liegenden dielektrischen Zwischenschichtmaterial können die Einschränkungen entsprechender Abscheideverfahren, etwa plasmaunterstützter CVD, eingehalten werden, wobei dennoch die Möglichkeit besteht, eine größere Menge an verspanntem Material über einem Transistorelement vorzusehen, selbst wenn sehr moderne größenreduzierte Halbleiterbauelemente betrachtet werden.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung das Gebiet der integrierten Schaltungen und betrifft insbesondere Feldeffekttransistoren und Fertigungsverfahren auf Grundlage verspannter dielektrischer Schichten, die über den Transistoren hergestellt werden und zum Erzeugen einer gewünschten Art an Verformung in Kanalgebieten von Transistoren verwendet werden.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen sind typischerweise aus einer großen Anzahl an Schaltungselementen aufgebaut, die auf einer gegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor ein wesentliches Schaltungselement repräsentiert. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiteschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche von stark dotieren Drain- und Source-Gebieten mit einem invers oder schwach dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet werden. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu ermöglichen.
  • Die Reduzierung der Transistorabmessung geht jedoch mit einer Reihe damit verknüpfter Probleme einher, die es zu lösen gilt, um nicht die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein Problem, das mit kleineren Gatelängen verknüpft ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer reduzierten Steuerbarkeit der Kanalleitfähigkeit führen können. Kurzkanaleffekten kann durch gewisse Entwurfstechniken begegnet werden, wovon einige jedoch mit einer Reduzierung der Kanalleitfähigkeit einhergehen, wodurch die durch die Reduzierung der kritischen Abmessungen gewonnenen Vorteile teilweise wieder aufgehoben werden.
  • Im Hinblick auf diese Situation wurde auch vorgeschlagen, das Leistungsverhalten der Transistorelemente nicht nur durch Reduzieren der Transistorabmessungen zu verbessern, sondern auch durch Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge, wodurch das Durchlassstromvermögen und damit das Transistorleistungsverhalten verbessert werden. Beispielsweise kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem beispielsweise eine Zugverformung oder eine kompressive Verformung darin erzeugt werden, was zu einer modifizierten Beweglichkeit für Löcher bzw. Elektronen führt. Beispielsweise kann das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht mit einer standardmäßigen kristallographischen Konfiguration die Beweglichkeit von Elektronen erhöhen, wodurch wiederum direkt ein entsprechender Anstieg der Leitfähigkeit von n-Transistoren erreicht werden kann. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
  • Ein effizienter Ansatz in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter Verspannungsbedingungen in dem Kanalgebiet unterschiedlicher Transistorelemente ermöglicht, indem die Verspannungseigenschaften eines dielektrischen Schichtstapels eingestellt werden, der über der Transistorbasisstruktur ausgebildet ist. Der dielektrische Schichtstapel enthält typischerweise eine oder mehrere dielektrische Schichten, die nahe an dem Transistor angeordnet werden können und die auch zur Steuerung eines entsprechenden Ätzprozesses eingesetzt werden, um Kontaktöffnungen zu der Gateelektrode und den Drain- und Sourceanschlüssen zu schaffen. Daher kann eine wirksame Steuerung der mechanischen Verspannung in den Kanalgebieten, d. h. eine wirksame Verspannungstechnologie, erreicht werden, indem individuell die interne Verspannung dieser Schichten eingestellt wird, die auch als Kontaktätzstoppschichten bezeichnet werden, und indem eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht mit einer internen Zugverspannung über einem n-Kanaltransistor angeordnet wird, wodurch eine Druckverformung bzw. eine Zugverformung in den entsprechenden Kanalgebieten erzeugt wird.
  • Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstützte chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet, d. h. über der Gatestruktur und den Drain- und Source-Gebieten, wobei z. B. Siliziumnitrid auf Grund seiner hohen Ätzselektivität im Hinblick auf Siliziumdioxid eingesetzt wird, das wiederum ein gut etabliertes dielektrisches Zwischenschichtmaterial ist. Ferner kann PECVD-Siliziumnitrid mit hoher innerer Verspannung von beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher an kompressiver Verspannung und bis zu 1 GPa und deutlich höher an Zugverspannung aufgebracht werden, wobei die Art und die Größe der inneren Verspannung effizient eingestellt werden können, indem geeignete Abscheideparameter eingestellt werden. Beispielsweise repräsentieren der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die Gasdurchflussrate und dergleichen entsprechende Parameter, die zum Erhalten der gewünschten inneren Verspannung eingesetzt werden können.
  • Auf Grund der Ausbildung zweier Arten an verspannten Schichten zeigen konventionelle Verfahren unter Umständen eine geringere Effizienz, wenn Bauteilabmessungen mit zunehmend kleineren Abmessungen unter Einsatz der 65 nm-Technologie oder noch weiterer künftiger Ansätze eingesetzt werden, auf Grund der begrenzten konformen Abscheidefähigkeiten des beteiligten Abscheideprozesses, was zu entsprechenden Prozessungleich mäßigkeiten während nachfolgender Prozessschritte zum Strukturieren der verspannten Schicht und zur Herstellung der Kontaktöffnungen führen kann, wie dies nachfolgend detaillierter mit Bezug zu den 1a bis 1c beschrieben ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer gewissen Fertigungsphase zur Herstellung verspannungsinduzierender Schichten über einem ersten Bauteilbereich 120a und einem zweiten Bauteilbereich 120b. Der erste und der zweite Bauteilbereich 120a, 120b, die typischerweise entsprechende Transistorelemente repräsentieren, sind über einem Substrat 101 ausgebildet, das eine Halbleiterschicht 102, etwa eine siliziumbasierte Schicht, aufweist, die von dem Substrat 101 durch eine geeignete vergrabene isolierende Schicht getrennt sein kann, wenn eine SOI-(Silizium-auf-Isolator) Konfiguration betrachtet wird. In dem gezeigten Beispiel umfassen der erste und der zweite Bauteilbereich 120a, 120b mehrere Transistorelemente mit einem lateralen Abstand entsprechend den Entwurfsregeln der betrachteten Technologie. Die Transistoren in dem ersten und dem zweiten Bauteilbereich 120a, 120b umfassen eine Gateelektrode 121, die auf entsprechenden Gateisolationsschichten 133 gebildet ist, die die Gateelektrode 121 von einem entsprechenden Kanalgebiet 124 trennt, das lateral zwischen entsprechenden Drain/Source-Gebieten 125 angeordnet ist. Ferner ist eine Seitenwandabstandshalterstruktur 122 an Seitenwänden der Gateelektrode 121 ausgebildet. Typischerweise sind Metallsilizidgebiete (nicht gezeigt) in den Drain- und Sourcegebieten 125 und den Gateelektroden 121 vorgesehen, um damit die Leitfähigkeit dieser Bereiche zu verbessern. Das Halbleiterbauelement 100 repräsentiert ein modernes Bauelement, in welchem kritische Abmessungen, etwa die Gatelänge, d. h. in 1a die horizontale Abmessung der Gateelektroden 121, ungefähr 50 nm oder deutlich geringer ist. Folglich ist ein Abstand zwischen entsprechenden Transistorelementen, d. h. der laterale Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen 122 von dicht beieinanderliegenden Transistorelementen ungefähr 100 nm oder weniger, wobei abhängig von der Bauteilkonfiguration in dicht gepackten Bauteilbereichen mehrere dicht liegende Schaltungselemente vorgesehen sind.
  • Es sollte beachtet werden, dass das erste und das zweite Bauteilgebiet 120a, 120b durch eine geeignete Isolationsstruktur (nicht gezeigt) bei Bedarf getrennt sind. Ferner ist in der in 1a gezeigten Fertigungsphase eine Siliziumnitridschicht 130 mit einer hohen inneren Verspannung über dem ersten und dem zweiten Bauteilbereich 120a, 120b ausgebildet, woran sich eine Ätzindikatorschicht 131 aus Siliziumdioxid anschließt. Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht, etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte zwischen der Siliziumnitridschicht 130 und den jeweiligen Transistorelementen in dem ersten und dem zweiten Bauteilbereich 120a, 120b vorgesehen sein kann.
  • Wie aus 1a ersichtlich ist, definiert auf Grund des geringen Abstands zwischen benachbarten Transistorelementen die Siliziumnitridschicht 130 eine entsprechende Oberflächentopographie, in der sich verjüngende Vertiefungen, die auch als Säume 132 bezeichnet sind, zwischen den dichtliegenden Transistorelementen ausgebildet sein können, da der Abstand zwischen den Transistorelementen in der Größenordnung von 2-fachen einer Schichtdicke der Siliziumnitridschicht 130 liegen kann, was in Kombination mit dem begrenzten konformen Füllverhalten zu entsprechenden Defekten Anlass geben kann, etwa von Hohlräumen 132a und dergleichen. Auf Grund der ausgeprägten Oberflächentopographie an den Säumen 132 kann die Siliziumdioxidschicht 131 eine deutlich größere Dicke in diesem Bereich auf Grund der lokal unterschiedlichen Abscheidebedingungen im Vergleich zu anderen Bereichen aufweisen, wozu in noch verstärkterem Maße zu Ätzungleichförmigkeiten während der nachfolgenden Strukturierung der Schicht 130 beigetragen wird.
  • Ferner kann in dieser Fertigungsphase das Halbleiterbauelement 100 eine Lackmaske 103 aufweisen, die das erste Bauteilgebiet 120a freilegt, während das zweite Bauteilgebiet 120b abgedeckt ist. In diesem Falle kann man annehmen, dass die innere Verspannung der Siliziumnitridschicht 130 geeignet ausgewählt ist, so dass das Transistorleistungsverhalten in dem zweiten Bauteilbereich 120b verbessert wird.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, umfasst die folgenden Prozesse. Die Gateelektroden 121 und die Gateisolationsschichten 123 werden gebildet und strukturiert auf der Grundlage gut etablierter Prozesstechniken mit moderner Photolithographie, Abscheideverfahren, Oxidations- und Ätztechniken. Danach werden die Drain- und Sourcegebiete 125 in Verbindung mit den Seitenwandabstandshalterstrukturen 122 auf der Grundlage gut etablierter Abscheide- und anisotroper Ätzprozesse und Implantationssequenzen gebildet, um das gewünschte vertikale und laterale Dotierstoffprofil zu erzeugen. Als nächstes werden entsprechende Silizidgebiete bei Bedarf gebildet, wobei dies auf der Grundlage gut etablierter Verfahren geschieht. Im Anschluss daran wird bei Bedarf eine entsprechende Siliziumdioxidätzstoppschicht her gestellt, woran sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Während des Abscheidens des Siliziumnitridmaterials werden entsprechende Prozessparameter, etwa die Zusammensetzung der Trägergase und reaktiven Gase, die Substrattemperatur, der Abscheidedruck und insbesondere der Ionenbeschuss während der Abscheidung einen deutlichen Einfluss auf die schließlich erhaltene innere Verspannung des Materials ausüben, wenn es auf das darunter liegende Material aufgebracht wird. Somit kann durch Auswählen geeigneter Parameterwerte ein hohes Maß an innerer Verspannung, etwa bis zu 2 Gigapascal (GPa) oder noch mehr an kompressiver Verspannung und bis zu 1 GPa oder deutlich höher an Zugverspannung erzeugt werden, um damit das Leistungsverhalten des Transistors und den ersten Bauteilbereich 120a zu verbessern. Auf Grund des weniger ausgeprägten konformen Verhaltens des Siliziumnitridabscheideprozesses oberhalb einer gewissen Schichtdicke und für höhere Aspektverhältnisse, wie sie in modernsten Halbleiterbauelementen auftreten können, auf Grund des geringeren Abstands zwischen benachbarten Transistorelementen bei moderat großdimensionierten Gatehöhen in dicht gepackten Bauteilbereichen, wie dies gezeigt ist, kann sich das Siliziumnitridmaterial in der lateralen Wachstumsrichtung zwischen dichtliegenden Transistorelementen verbinden, wodurch der entsprechende Saum 131 oder entsprechende Überhänge ausbilden können, woraus sich der Hohlraum 132a ergibt. Folglich können in dem nachfolgenden Abscheideprozess der Siliziumdioxidschicht 132 die lokalen Abscheidebeindungen an dem Saum 131 zu einer Ungleichmäßigkeit der Schichtdicke führen, wodurch eine lokal deutlich erhöhte Siliziumdioxiddicke hervorgerufen wird, die sich zu einem Wert von ungefähr dem 3fachen oder 4-fachen der Dicke in Bereichen, die von dem Saum 131 beabstandet sind, belaufen kann. Andererseits kann der Hohlraum 132a zu entsprechenden Ätzungleichmäßigkeiten in einen Kontaktätzprozess, der in einer späteren Phase auszuführen ist, führen.
  • Nach dem Abscheiden der Siliziumdioxidschicht 132 wird die Lackmaske 103 auf der Grundlage gut etablierter Photolithographieverfahren hergestellt. Als nächstes wird ein geeignet gestalteter Ätzprozess ausgeführt, um einen Teil der Schichten 130 und 131 von dem zweiten Bauteilbereich 120b zu entfernen. Während des entsprechenden Ätzprozesses wird das Siliziumdioxidmaterial der Schicht 131 zunächst entfernt, woran sich ein selektiver Ätzprozess zum Entfernen des Materials der Siliziumnitridschicht 130 anschließt, wobei der Ätzprozess auf der Grundlage einer Ätzstoppschicht bei Bedarf gesteuert werden kann. Auf Grund der deutlich größeren Schichtdicke der Siliziumdioxidschicht 131 an dem Saum 132 wird das Material unter Umständen nicht vollständig während des Ätzprozesses entfernt, wenn die Schicht 131 abgetragen wird, wodurch die selektive Ätzchemie während des nachfolgenden Ätzprozesses zum Entfernen des freiliegenden Bereichs der Siliziumnitridschicht 130 deutlich behindert wird.
  • Als Folge davon könnten entsprechende Materialreste zwischen den Transistoren in dem ersten Bauteilbereich 120a verbleiben, die zu entsprechenden Ungleichmäßigkeiten während der weiteren Bearbeitung, beispielsweise während des Abscheidens eines weiteren dielektrischen Materials mit hoher innerer Verspannung führen, das zur Verbesserung des Transistorleistungsverhaltens der Transistoren in dem ersten Bauteilbereich 120a vorgesehen ist.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine zweite dielektrische Schicht 140 über dem ersten und dem zweiten Bauteilbereich 120a, 120b ausgebildet, wobei ein entsprechender Materialrest, der auch als 132 bezeichnet ist und aus Material der Schicht 131 und 130 besteht, vorhanden ist, während die jeweiligen Defekte, d. h. ein Hohlraum 132a weiterhin in dem zweiten Bauteilbereich 120b vorhanden sein kann. Auf Grund des Materialrest 132, der aus unterschiedlichen Materialien aufgebaut sein kann und auch eine unterschiedliche Art an innerer Verspannung im Vergleich zu dem umgebenden Material der Schicht 140 aufweisen kann, wie dies zuvor erläutert ist, kann folglich der entsprechende Verspannungsübertragungsmechanismus beeinträchtigt werden, wobei zusätzlich der Rest 132 für entsprechende Ätzungleichmäßigkeiten in der nachfolgenden Strukturierungssequenz zur Bildung jeweiliger Kontaktöffnungen sorgen kann. In ähnlicher Weise kann der Hohlraum 132a in dem zweiten Bauteilgebiet 120b auch zu einer beeinträchtigten Verspannungsübertragungsmechanismus führen, und es kann sich auch eine beeinträchtigte Ätzgleichmäßigkeit während der nachfolgenden Bearbeitung ergeben. In der Fertigungsphase, die in 1b gezeigt ist, wird eine entsprechende Lackmaske 104 zum Schützen der dielektrischen Schicht 140 während eines entsprechenden Ätzprozesses 105 vorgesehen, um den freiliegenden Bereich der Schicht 140 in dem zweiten Bauteilgebiet 120b zu entfernen.
  • Im Hinblick auf die zweite dielektrische Schicht 140 gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor in Bezug zu der Schicht 130 dargelegt sind. Somit können während des Abscheidens der Schicht 140 entsprechende Prozessparameter in einer geeigneten Weise so eingestellt werden, dass eine gewünschte hohe innere Verspannung erreicht wird. In anspruchsvollen Anwendungen d. h., in Halbleiterbauelementen mit Strukturgrößen von ungefähr 50 nm und weniger, spielt auch das Spaltfüllvermögen des Abscheideprozesses zur Herstellung der Schicht 140 eine wichtige Rolle während des Ätzprozesses 105, da in Verbindung mit der durch das Abscheiden der Schicht 130 erzeugten Oberflächentopographie ein im Wesentlichen vollständiges Entfernen des freiliegenden Bereichs der Schicht 140 von den Abscheidefähigkeiten des nachfolgenden Abscheideprozesses für eine vorgegebene Bauteilgeometrie abhängen können. Somit muss die Dicke der Schicht 140 innerhalb spezifizierter Grenzen bleiben, um ein im Wesentlichen vollständiges Entfernen der Schicht 140 in dem zweiten Bauteilgebiet 120b zu erreichen und um nicht in unerwünschter Weise den Gesamtverspannungsübertragungsmechanismus zu beeinflussen. Somit ist u. U. ein hohes Maß an konformen Abscheideverhalten für die Abscheidung der Schicht 140 erforderlich, um in effizienter Weise den freiliegenden Bereich davon durch den Prozess 105 zu entfernen, der auf der Grundlage der Ätzindikatorschicht 131 gesteuert werden kann, wodurch eine moderat gleichmäßige Schichtdicke für das im Wesentlichen vollständige Entfernen des Materials der Schicht 140 erforderlich ist, ohne in unerwünschter Weise Material der Schicht 130 abzutragen.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, wobei ein entsprechendes dielektrisches Zwischenschichtmaterial 150 beispielsweise aus Siliziumdioxid über der ersten und der zweiten dielektrischen Schicht 130, 140 gebildet ist. Das dielektrische Material 150 kann auf der Grundlage gut etablierter Techniken hergestellt werden, etwa subatmosphärischer Abscheideprozesse auf der Grundlage von TEOS und dergleichen, an die sich bei Bedarf ein entsprechender Einebnungsprozess anschließen kann. Anschließend werden entsprechende Kontaktöffnungen 151 gebildet, die in einigen Fällen, beispielsweise in dichten RAM-Gebieten, mit der Bauteilschicht in Bereichen verbunden ist, die zwischen den jeweiligen dichtliegenden Transistoren angeordnet sind. Somit können die entsprechenden Unregelmäßigkeiten 132, 132a auch diesen Prozess beeinflussen, woraus sich weniger zuverlässige Kontakte oder sogar Kontaktausfälle ergeben.
  • Folglich wird bei der weiteren Größenreduzierung der Bauelemente die entsprechende Beschränkung der Abscheideprozesse für dielektrische Materialien mit hoher innerer Verspannung eine deutliche Verringerung der Schichtdicke erfordern, um den erhöhten Aspektverhältnissen, die in modernen Bauteilgeometrien angetroffen werden, Rechnung zu tragen. Jedoch wird in diesem Falle die entsprechende Verformung, die durch die verspannten dielektrischen Materialien hervorgerufen wird, ebenfalls deutlich verringert, wodurch auch das Transistorleistungsverhalten beeinträchtigt wird. In anderen Fällen wird eine einzelne Schicht aus verspanntem Material vorgesehen, wodurch das Leistungsverhalten lediglich einer Art an Transistoren verbessert wird.
  • Die vorliegende Offenbarung betrifft daher diverse Verfahren und Bauelemente, um einige oder alle der zuvor genannten Probleme zu lösen oder zumindest in ihrer Wirkung zu reduzieren.
  • Überblick über die Offenbarung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand die Problematik der reduzierten Effizienz von verformungsinduzierenden Mechanismen in stark größenreduzierten Transistorelementen auf Grund der Beschränkungen von Abscheideprozessen für dielektrische Materialien mit hoher innerer Verspannung, indem zwei oder mehr einzelne verspannungsinduzierende Schichten vorgesehen werden, wobei ein dielektrisches Zwischenschichtmaterial zwischen zwei entsprechenden verspannungsinduzierenden Schichten vorgesehen wird. Auf diese Weise kann das stark verspannte dielektrische Material auf der Grundlage geeigneter Abscheideverfahren hergestellt werden, etwa plasmaunterstützter CVD-Techniken, wobei die spezielle Bauteilarchitektur berücksichtigt werden kann, um damit das gewünschte hohe Maß an konformem Verhalten während des Abscheidens zu erreichen, während der nachfolgend gebildete Teil des dielektrischen Zwischenschichtmaterials auf der Grundlage gut etablierter Abcheideverfahren aufgebracht werden kann, die ein hohes Maß an Spaltenfüllvermögen besitzen, wodurch die resultierende Oberflächentopographie zu einem gewissen Maße verringert wird. Somit kann in einem nachfolgenden sehr konformen Abscheideprozess weiteres Material mit hoher innerer Verspannung aufgebracht werden, wodurch die Gesamtmenge des verspannten Materials erhöht wird, die über einem jeweiligen Transistorelement angeordnet werden kann. Die „Verteilung" des stark verspannten dielektrischen Materials, das auch als ein Ätzstoppmaterial während der Fertigungssequenz zum Strukturieren von Kontaktöffnungen dienen kann, kann zu einer erhöhten Steuerbarkeit des Gesamtstrukturierungsprozesses führen, da unterschiedliche Höhenniveaus für Ätzstoppeigenschaften in den gesamten dielektrischen Zwischenschichtstapel eingeführt werden, wobei das Öffnen der einzelnen Ätzstoppschichten, d. h. der stark verspannten dielektrischen Schichten, ebenfalls weniger kritisch ist, wodurch die Wahrscheinlichkeit für durch das Strukturieren hervorgerufene Kontaktfehler verringert wird. Somit kann ein stark verspanntes dielektrisches Material selbst in Bauteilbereichen mit hoher Schaltungsdichte bei weniger anspruchsvollen Bedingungen im Hinblick auf das Spaltfüllvermögen vorgesehen werden, wodurch die vorliegende Offenbarung sehr vorteilhaft für Transistorelemente der 65nm-Technologie und darunter ist.
  • Ein hierin offenbartes anschauliches Verfahren umfasst das Bilden einer ersten verspannungsinduzierenden Schicht über einem ersten Transistor, der über einem Substrat ausgebildet ist, wobei die erste verspannungsinduzierende Schicht eine erste Art an Verformung in einem Kanalgebiet des Transistors hervorruft. Das Verfahren umfasst ferner das Bilden eines ersten dielektrischen Zwischenschichtmaterials über der ersten verspannungsinduzierenden Schicht und das Bilden einer zweiten verspannungsinduzierenden Schicht über dem ersten Transistor, wobei die zweite verspannungsinduzierende Schicht die erste Art an Verformung in dem Kanalgebiet des Transistors hervorruft. Es wird einzweites dielektrisches Zwischenschichtmaterial über der zweiten verspannungsinduzierenden Schicht gebildet und zusätzlich wird eine Kontaktöffnung in dem ersten und dem zweiten dielektrischen Zwischenschichtmaterial unter Anwendung der ersten und der zweiten verspannungsinduzierenden Schicht als ein Ätzstopp gebildet.
  • Ein weiteres hierin offenbartes anschauliches Verfahren umfasst das Bilden zwei oder mehr erster verspannungsinduzierender Schichten über einem ersten Transistor, wobei die zwei oder mehr ersten verspannungsinduzierenden Schichten eine erste Art an Verformung in einem Kanalgebiet des ersten Transistors hervorrufen. Das Verfahren umfasst ferner das Bilden eines dielektrischen Zwischenschichtmaterials zwischen entsprechenden zwei der zwei oder mehr ersten verspannungsinduzierenden Schichten. Das Verfahren umfasst ferner das Bilden einer Kontaktöffnung, die zu ersten Transistor eine Verbindung herstellt, wobei die Kontaktöffnung sich durch das dielektrische Zwischenschichtmaterial und die zwei oder mehr ersten verspannungsinduzierenden Schichten erstreckt.
  • Ein hierin offenbartes anschauliches Halbleiterbauelement umfasst eine erste verspannungsinduzierende Schicht, die über einem ersten Transistor ausgebildet ist und eine erste Art an Verformung in einem Kanalgebiet des ersten Transistors hervorruft. Ein erstes dielektrisches Zwischenschichtmaterial ist über der ersten verspannungsinduzierenden Schicht gebildet, und eine zweite verspannungsinduzierende Schicht ist über dem ersten dielektrischen Zwischenschichtmaterial gebildet und erzeugt die erste Art an Verformung in dem Kanalgebiet. Des weiteren umfasst das Halbleiterbauelement ein zweites dielektrisches Zwischenschichtmaterial, das über der zweiten verspannungsinduzierenden Schicht gebildet ist, und ein Kontaktelement, das sich durch das erste und das zweite dielektrische Zwischenschichtmaterial und die erste und die zweite verspannungsinduzierende Schicht erstreckt, wobei das Kontaktelement mit einem Kontaktgebiet des ersten Transistors verbunden ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung unterschiedlich verspannter Kontaktätzstoppschichten gemäß konventioneller Techniken zeigen, wobei das Halbleiterbauelement dicht gepackte Transistorelemente aufweist;
  • 2a bis 2h schematisch Querschnittsansichten eines Halbleiterbauelements mit einem oder mehreren Transistorelementen zeigen, über denen mehrere verspannte dielektrische Materialien, etwa Kontaktätzstoppschichten, vorgesehen sind, wobei ein dielektrisches Zwischenmaterial gemäß anschaulicher Ausführungsformen vorgesehen ist;
  • 2i schematisch eine Querschnittsansicht eines Halbleiterbauelements mit mehreren verspannungsinduzierenden Schichten zeigt, die durch ein dielektrisches Zwischenschichtmaterial getrennt sind, das auf der Grundlage einer Abscheidetechnik hergestellt wird, die ein hohes Spaltfüllvermögen gemäß noch weiterer anschaulicher Ausführungsformen aufweist;
  • 3a und 3b schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlichen Arten an Transistorelementen zeigen, über denen verspannungsinduzierende Schichten mit dielektrischem Zwischenmaterial ausgebildet sind, wobei ein negativer Ein fluss der verspannungsinduzierenden Schicht über einer Art an Transistor gemäß weiterer anschaulicher Ausführungsformen verringert werden kann;
  • 3c und 3d schematisch Querschnittsansichten eines Halbleiterbauelements während einer Fertigungssequenz zeigen, um unterschiedliche verspannungsinduzierende Schichten mit einem entsprechenden dielektrischen Zwischenmaterial über unterschiedlichen Arten von Transistoren gemäß noch weiterer anschaulicher Ausführungsformen zu bilden; und
  • 3e schematisch ein Halbleiterbauelement mit unterschiedlichen Arten von Transistoren zeigt, wobei über einer Transistorart eine Relaxation der inneren Verspannung für mehrere verspannungsinduzierende Schichten gemäß noch weiterer anschaulicher Ausführungsformen ausgeführt wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulichen Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand eine verbesserte Prozesstechnik und ein entsprechendes Halbleiterbauelement, in welchem verspannungsinduzierende Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen hergestellt werden, indem das stark verspannte Material „vertikal verteilt" wird, während zwischendurch ein Abscheideprozess ausgeführt wird, um dielektrisches Zwischenschichtmaterial im verbesserten Spaltenfüllverhalten vorzusehen, wodurch die tatsächliche Oberflächentopographie für eine nachfolgende weitere Abscheidung des stark verspannten Materials verringert wird. Folglich bieten die hierin offenbarten Techniken und Bauelemente die Möglichkeit, dielektrisches Material auf der Grundlage von Prozessparametern abzuscheiden, die mit der Oberflächentopographie verträglich sind, die durch stark größenreduzierte Transistorelemente hervorgerufen wird, wenn beispielsweise dicht gepackte Bauteilgebiete be trachtet werden, während im Wesentlichen ein negativer Einfluss von Defekten und erhöhte Prozessungleichmäßigkeiten, die in konventionellen Vorgehensweisen für die Herstellung verspannter Kontaktätzstoppschichten angetroffen werden, deutlich verringert werden können. Auf Grund der hierin offenbarten Prinzipien wird ein dielektrisches Material mit hoher innerer Verspannung in Form einer ersten Schicht auf der Grundlage von Prozessparametern abgeschieden, die so eingestellt sind, dass unerwünschte Hohlräume oder andere Oberflächenunregelmäßigkeiten im Wesentlichen vermieden werden oder deren Erzeugung deutlich reduziert ist. Somit können die Spaltfülleigenschaften des betrachteten Abscheiderezepts an die Bauteilgeometrie angepasst werden, während die resultierende Oberflächetopographie nach dem Abscheiden der ersten verspannungsinduzierenden Schicht die Bedingungen durch einen nachfolgenden Abscheideprozess mit erhöhter Spaltfülleigenschaft verbessert wird, um damit einen Teil des dielektrischen Zwischenschichtmaterials, beispielsweise auf der Grundlage gut etablierter Materialien, etwa TEOS-Siliziumdioxid vorzusehen. Auf der Grundlage der weniger ausgeprägten Oberflächentopographie wird ein weiteres verspannungsinduzierendes Material sodann abgeschieden, wobei auch das Spaltenfüllverhalten dieser betrachteten Abscheidetechnik berücksichtigt wird, etwa einer plasmaunterstützten CVD-Technik, um damit die Wahrscheinlichkeit der Erzeugung von Defekten deutlich zu reduzieren, wobei dennoch eine größere Menge an stark verspanntem Material über dem Transistorelement im Vergleich zu konventionellen Doppel-Verspannungsschichttechniken erreicht wird. Danach kann eine weitere Schicht aus dielektrischem Zwischenschichtmaterial abgeschieden werden, das die letzte Materialschicht des gesamten Kontaktschichtstapels repräsentieren kann, wodurch ein hohes Maß an Kompatibilität im Hinblick auf weitere Einebnungsverfahren vor dem Ausführen eines entsprechenden Lithographieprozesses zum Definieren von Kontaktöffnungen in dem Kontaktschichtstapel gewährleistet ist. Da das dielektrische Material mit der hohen inneren Verspannung typischerweise mit einer anderen Materialzusammensetzung vorgesehen wird und damit eine sehr unterschiedliche Ätzrate in Bezug auf mehrere anisotrope Ätzrezepte aufweist, kann die Steuerbarkeit des Strukturierens einer Kontaktöffnung in dem dielektrischen Schichtstapel verbessert werden, da die diversen verspannungsinduzierenden Materialschichten nun auch als Ätzstoppschichten dienen, die in unterschiedlichen Höhenniveaus mit einer moderaten Schichtdicke vorgesehen sind, wodurch eine verbesserte Gleichmäßigkeit während des Ätzens durch die jeweiligen Zwischenschichtmaterialbereiche sowie während des Ätzens der stark verspannten Ätzstoppschichten erreicht wird.
  • In einigen anschaulichen Aspekten, die hierin offenbart sind, können die zuvor beschriebenen Prinzipien vorteilhaft auf Halbleiterbauelemente angewendet werden, die verspannte dielektrische Materialien zum Erzeugen einer unterschiedlichen Art an Verformung erfordern, wie dies beispielsweise mit Bezug zu dem Bauelement 100 erläutert ist, was zu einem erhöhten Gewinn an Gesamtleistungsvermögen von CMOS-Bauelementen führt, wodurch ein hohes Maß an Skalierbarkeit des verbesserten Doppelverspannungsschichtansatzes, wie er zuvor beschrieben ist, erreicht wird.
  • Mit Bezug zu den 2a bis 2i und 2a bis 3e werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Substrat 201 aufweist, das ein beliebiges geeignetes Trägermaterial repräsentiert, etwa ein Halbleitervollsubstrat, beispielsweise auf der Grundlage von Silizium, oder ein isolierendes Material mit einer darauf ausgebildeten im Wesentlichen kristallinen Halbleiterschicht 202, wodurch eine entsprechende SOI-(Halbleiter-auf-Isolator)Konfiguration gebildet wird. Es sollte beachtet werden, dass das Halbleiterbauelement 200 andere Bauteilgebiete aufweisen kann, in denen eine andere Transistorarchitektur eingesetzt wird, d. h., eine Vollsubstratkonfiguration oder eine SOI-Konfiguration, so dass beide Transistorarchitekturen gleichzeitig über dem Substrat 201 verwirklicht sind. In der gezeigten Ausführungsform umfasst das Halbleiterbauelement 200 ein oder mehrere erste Transistorelemente 220 mit einer Gateelektrodenstruktur 221, die abhängig von der Bauteil- und Prozessstrategie, Seitenwandabstandselemente 222 aufweisen kann. Ferner besitzen der eine oder die mehreren ersten Transistoren 220 ein Kanalgebiet 224, das lateral von entsprechenden Drain- und Sourcegebieten 225 eingerahmt ist. In einigen Fällen sind in den Drain- und Sourcegebieten 225 und/oder in dem Kanalgebiet 224 geeignete Materialien eingebaut, um damit die gesamte Ladungsträgerbeweglichkeit in dem Gebiet 224 weiter zu erhöhen. Der Einfachheit halber sind derartige Materialien, etwa eine eingebettete Silizium/Germanium-Legierung, Silizium/Kohlenstoff-Legierung, Silizium/Zinnlegierung, und dergleichen nicht gezeigt. Auch kann das Material des Kanalgebiets 224 in einem „vorverformten" Zustand auf Grund einer Verspannungsgedächtnistechnik, die in einer früheren Fertigungsphase durchgeführt wird, vorgesehen sein. D. h., in einer früheren Fertigungsphase wurden die Drain- und Sourcegebiete 225 und/oder das Kanalgebiet 224 oder zumindest ein Teil davon amorphisiert und auf der Grundlage einer verspannten oder einer steifen Materialschicht kristallisiert, wo durch eine spezielle Verformung in dem Kanalgebiet 224 hervorgerufen wird, die selbst dann beibehalten wird, zumindest zu einem gewissen Grade, nachdem das entsprechende steife Material vollständig oder teilweise abhängig von den Prozess- und Bauteilerfordernissen entfernt wurde. Des weiteren kann die Gateelektrode 221 ein metallenthaltendes Material aufweisen, etwa ein Metallsilizid oder andere geeignete Metallmaterialien, um die elektrischen Eigenschaften der Gateelektrode 221 zu verbessern. Die Gateelektrode 221 besitzt eine Länge, d. h. in 2a die horizontale Erstreckung der Gateelektrodenstruktur 221 ohne die Abstandshalter 222, falls diese vorgesehen sind, die in einem Bereich von ungefähr 50 nm oder einige 10 nm liegt, abhängig von dem Technologiestandard, der gerade betrachtet wird. In ähnlicher Weise ist der Abstand zwischen benachbarten Transistoren 220 im Bereich von einigen 10 nm, wodurch eine spezielle Oberflächentopographie und damit ein Aspektverhältnis für eine Abscheidetechnik definiert wird, die zum Bereitstellen eines stark verspannten dielektrischen Materials über dem einen und dem mehreren Transistoren 220 erforderlich ist.
  • Ferner ist in dieser Fertigungsphase eine verspannungsinduzierende Schicht 230 mit einer gewünschten hohen inneren Verspannung über dem einen oder den mehreren Transistoren 220 vorgesehen, wobei die innere Verspannung der Schicht 230 so ausgewählt ist, dass das Leistungsverhalten des einen oder der mehreren Transistoren 220 verbessert wird. Beispielsweise repräsentiert der Transistor 220 einen p-Kanaltransistor, der auf der Grundlage einer typischen kristallinen Konfiguration der Halbleiterschicht 202 gebildet ist, d. h. die Halbleiterschicht 202 besitzt eine (100) Oberflächenorientierung, wobei das Kanalgebiet 224 mit seiner Längsrichtung einer < 110 > Kristallrichtung orientiert ist. In diesem Falle erzeugt eine hohe kompressive Verspannung der Schicht der Schicht 230 eine gewünschte kompressive Verformung in dem Kanalgebiet 224, wodurch die Beweglichkeit von Löchern verbessert wird, das sich direkt in einem erhöhten Durchlassstromvermögen und damit einer größeren Schaltgeschwindigkeit des einen oder der mehreren Transistoren 220 auswirkt. Die verspannungsinduzierende Schicht 230 kann das Siliziumnitrid, Siliziumkarbid, stickstoffenthaltendem Siliziumkarbid mit einem internen Verspannungspegel von zwei oder mehr GPa aufgebaut sein, wie dies zuvor erläutert ist. Eine Dicke der Schicht 230, die als 230t bezeichnet ist, ist so eingestellt, dass sie mit dem Spaltenfüllverhalten des entsprechenden Abscheideprozesses verträglich ist, d. h. ein hohes Maß an formtreuen Verhalten aufweist, wobei das Erzeugen von Unregelmäßigkeiten, etwa von Hohlräumen und dergleichen im Wesentlichen vermieden wird, wie dies zuvor erläutert ist. Beispielsweise beträgt die Dicke 230t 100 nm oder weniger und kann ungefähr 50 nm oder weniger für Transistoren, die dem 50 nm-Technologiestandard entsprechen, betragen.
  • Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Der eine oder die mehreren Transistoren 220 werden auf der Grundlage im Wesentlichen der gleichen Prozessstechniken gebildet, wie sie zuvor für die Transistoren in dem ersten und dem zweiten Bauteilgebiet 120a, 120b beschrieben wurden. Nach der Fertigstellung der grundlegenden Transistorstrukturen wird die verspannungsinduzierende Schicht 230 beispielsweise auf Grundlage einer plasmaunterstützten CVD-Technik aufgebracht, wobei die Prozessparameter geeignet so ausgewählt sind, dass die gewünschte Art und Größe der inneren Verspannung erreicht wird, wie dies auch zuvor erläutert ist. Die Solldicke wird ferner so eingestellt, dass die Dicke 230t zu einem im Wesentlichen konformen Abscheideverhalten führt, ohne dass im Wesentlichen Oberflächenunregelmäßigkeiten oder Hohlräume erzeugt werden. In einigen anschaulichen Ausführungsformen wird die verspannungsinduzierende Schicht 230 direkt auf den einen oder den mehreren Transistoren 220 gebildet, d. h. das Material der Schicht 230 ist in direktem Kontakt mit den Drain- und Sourcegebieten 225, beispielsweise mit Metallsilizidgebieten, die darin ausgebildet sind, und kann auch direkt mit der Gateelektrode 221 in Kontakt sein. In anderen Fällen wird eine dünne Pufferschicht (nicht gezeigt) vor dem Abscheiden der verspannungsinduzierenden Schicht 230 gebildet, wobei die Pufferschicht als eine Schutzschicht dient, wenn die verspannungsinduzierende Schicht 230 gebildet wird, etwa beim Entfernen eines Materials, das über den Transistoren 220 vor dem Abscheiden der Schicht 230 gebildet wurde. in anderen Fällen wird die Pufferschicht auf der Grundlage einer Abscheidetechnik aufgebracht, die eine Verringerung der Oberflächentopographie zu einem gewissen Maße ermöglicht, so dass die Bedingungen für die konforme Abscheidetechnik zur Herstellung der stark verspannten Schicht 230 weiter vereinfacht werden.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein dielektrisches Zwischenschichtmaterial, d. h. eine erste Schicht 250a, über der verspannungsinduzierenden Schicht 230 gebildet ist. Das Material 250a kann aus einer beliebigen geeigneten Materialzusammensetzung aufgebaut sein, das für verbesserte Spaltfüllschaften sorgt und mit den Erfordernissen für ein dielektrisches Zwischenschichtmaterial eines Kontaktschichtstapels kompatibel ist. D. h., das Material der Schicht 250a repräsentiert ein dielektrisches Material mit einem hohen Maß an mechani scher und chemischer Stabilität, um die Integrität der Transistoren 220 während der weiteren Bearbeitung und des Betriebs des Halbleiterbauelements 200 sicherzustellen. In einer anschaulichen Ausführungsform repräsentiert das Material 250a ein Siliziumdioxidmaterial mit einer mittleren Dicke, die so festgelegt ist, dass die Oberflächentopographie, die durch die verspannungsinduzierende Schicht 230 gebildet ist, reduziert wird. Zu diesem Zweck wird das dielektrische Zwischenschichtmaterial 250a so vorgesehen, dass eine Dicke 250u, wenn diese beispielsweise über der Gateelektrode 221 bestimmt wird, kleiner ist als eine Dicke 250t, die in der Mitte des Abstandes zwischen zwei benachbarten Transistoren 220 bestimmt wird. Somit wird eine gewisse „Nivellierung" durch die Schicht 250a erreicht, wodurch die Rahmenbedingungen für eine nachfolgende Abscheidetechnik mit einem begrenzten Spaltfüllverhalten verbessert werden, wodurch das Abscheiden eines stark verspannten Materials verbessert wird, etwa in Form von plasmaunterstützten CVD-Verfahren für die Herstellung von Siliziumnitrid, Siliziumkarbid und dergleichen. Eine mittlere Dicke der Schicht 250, das als ein Mittelwert betrachtet werden kann, der aus den Werten 250u, 250t gewonnen wird, größer sein als die Dicke 230t der Schicht 230.
  • Die Schicht 250a kann auf der Grundlage einer Abscheidetechnik mit besseren Spaltfülleigenschaften gebildet werden, wobei beispielsweise Siliziumdioxidmaterial auf Basis eines thermischen CVD-Prozesses unter Anwendung von TEOS als Vorstufenmaterial gebildet werden kann, wodurch ein Abscheideprozess mit ausgezeichneten Spaltfülleigenschaften bereitgestellt wird. In diesem Falle wird ein geringeres Maß an konformen Verhalten, beispielsweise ein im Wesentlichen „fließartiges" Füllverhalten erreicht, abhängig von den ausgewählten Prozessparametern. Der entsprechende thermische Abscheideprozess kann bei deutlich höheren Drücken im Vergleich zu plasmaunterstützten Abscheideverfahren ausgeführt werden, beispielsweise im Bereich von 200 bis 700 Torr und daher wird dieser Prozess häufig als „subatmosphärischer" CVD-Prozess (SACVD) bezeichnet. In anderen Fällen wird ein Plasma mit hoher Dichte in einem plasmaunterstützten CVD-Prozess, der auf der Grundlage von TEOS ausgeführt wird, erzeugt, wodurch ebenfalls ein Siliziumdioxidmaterial mit besseren Spaltenfülleigenschaften erhalten wird.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst das Halbleiterbauelement 200 eine weitere verspannungsinduzierende Schicht 233, die eine hohe innere Verspannung aufweist, um damit die Verformung in dem Kanalgebiet 224 noch weiter zu erhöhen. Beispielsweise weisen die Schichten 230, 233 jeweils eine hohe innere kompressive Verspannung auf, wodurch das Leistungsverhalten der Transistoren 220 verbessert wird, wenn diese einen p-Kanaltransistor repräsentieren, der entsprechend einer standardmäßigen kristallographischen Konfiguration der Halbleiterschicht 202 gebildet ist. Die verspannungsinduzierende Schicht 233, die aus Siliziumnitrid, Siliziumkarbid, und dergleichen aufgebaut sein kann, kann auf der Grundlage von Prozessparametern gebildet werden, um damit das Erzeugen von Defekten, etwa von Hohlräumen, Säumen und dergleichen im Wesentlichen zu vermeiden, wobei die zuvor gebildete Schicht 250a ähnliche oder sogar bessere Oberflächenbedingungen im Vergleich zu anfänglichen Oberflächentopographien bereitstellt, die während des Abscheidens der Schicht 230 angetroffen wurde. D. h., die Schicht 233 wird auf der Grundlage von Prozessparametern gebildet, die für eine gewünschte hohe innere Verspannung sorgen, während die Abscheidezeit geeignet so eingestellt ist, dass eine Dicke 233t erreicht wird, die mit der durch die Schicht 250a definierten Oberflächentopographie kompatibel ist. Beispielsweise ist die Dicke 233t ähnlich zur Dicke 230t oder etwas größer, wenn das Abscheiden der Schicht 250a zu einem geringeren Aspektverhältnis von Vertiefungen führt, die durch die Abstände zwischen benachbarten Transistoren, etwa den Transistoren 220, erzeugt sind. Beispielsweise wird eine Dicke von 100 nm oder weniger ausgewählt, abhängig von der Bauteilkonfiguration, wobei zu beachten ist, dass die kombinierte Dicke der Schichten 230, 233 größer ist im Bereich zur Dicke eines konventionellen Bauelements, beispielsweise des Bauelements 100 mit den Verspannungsschichten 130 oder 140. Folglich kann die Menge des verspannten Materials, die über den Transistoren 220 angeordnet wird, erhöht werden, wobei dennoch die Spaltfülleigenschaften der plasmaunterstützten CVD-Technik berücksichtigt werden, um damit das Erzeugen von Defekten in Form von Hohlräumen oder Säumen zu reduzieren oder im Wesentlichen zu vermeiden.
  • Folglich kann, wenn beispielsweise eine hohe kompressive Verspannung in den Schichten 230, 233 angenommen wird, die Schicht 233 auf das Material der Schicht 250a einwirken, wodurch die Schicht 250a ebenfalls komprimiert wird, wodurch die Wirkung der Schicht 230 erhöht wird, so dass insgesamt eine erhöhte Verformung in dem Kanalgebiet 224 auftritt.
  • 2d zeigt schematisch das Halbleiterbauelement 200 mit einem weiteren dielektrischen Zwischenschichtmaterial 250b, das über der verspannungsinduzierenden Schicht 233 gebildet ist. Das dielektrische Zwischenschichtmaterial 250b ist aus einer geeigneten Materialzusammensetzung aufgebaut, etwa aus Siliziumdioxid, das auf der Grundlage von TEOS hergestellt wird, wie es häufig als ein dielektrisches Zwischenschichtmaterial eingesetzt wird. Wenn daher die Schicht 250b die letzte Materialschicht des vollständigen dielektrischen Schichtstapels ist, der über den Transistoren 220 gebildet ist, wird ein hohes Maß an Kompatibilität mit konventionellen Prozessstrategien erreicht. Ferner kann die Schicht 250b mit einer mittleren Dicke, die beispielsweise für die Dickenwerte 250u, 250t definiert ist, vorgesehen werden, die größer ist als jeweils die Dicke 233t bis 230t, und die auch größer ist als die mittlere Dicke der Schicht 250a. Abhängig von den Bauteilerfordernissen kann beispielsweise die Schicht 250b mit einer mittleren Dicke von mehreren 100 nm oder mehr vorgesehen werden. Wie zuvor mit Bezug zu dem Material 250a erläutert ist, kann auch die Schicht 250b auf der Grundlage einer SACVD-Technik hergestellt werden, um die gewünschte Materialeigenschaften und das Abscheideverhalten im Hinblick auf die Spaltenfülleigenschaften und den Durchsatz zu erreichen.
  • 2e zeigt schematisch das Halbleiterbauelement 200 während eines Einebnungsprozesses 253, der einen CMP-(chemisch-mechanischer Polier-)Prozess, einen Ätzprozess, möglicherweise in Verbindung zum Abscheiden eines weiteren Einebnungsmaterials, und dergleichen aufweist. Während des Prozesses 253 wird die abschließende Oberflächentopographie eingeebnet, um den dielektrischen Zwischenschichtstapel 260 für einen Strukturierungsprozess zur Herstellung einer Kontaktöffnung durch den Stapel 260 vorzubereiten, um somit eine Verbindung zu einem Kontaktbereichs eines oder mehrerer der Transistoren 220, etwa den Drain- oder Sourcegebieten 225, herzustellen. In einigen anschaulichen Ausführungsformen wird der Einebnungsprozess 253 auf der Grundlage gut etablierter Rezepte ausgeführt, da die letzte Schicht des Stapels 260, d. h. das dielektrische Zwischenschichtmaterial 250b in Form eines konventionelles dielektrischen Zwischenschichtmaterials vorgesehen ist.
  • 2f zeigt schematisch das Halbleiterbauelement 200 mit einer Ätzmaske 261, die darin ausgebildet eine Öffnung 261a aufweist, um die laterale Position und Größe einer Kontaktöffnung 251 in dem Stapel 260 zu definieren. Die Ätzmaske 261 kann auf der Grundlage gut etablierter Lithographieverfahren hergestellt werden, da die Oberflächeneigenschaften des Schichtstapels 260 mit gut etablierten Rezepten kompatibel sind, da das gleiche Material für die letzte Schicht 250b vorgesehen ist, wie zuvor erläutert ist. Während eines Ätzprozesses 262 wird ein erster Teil der Kontaktöffnung 251 in dem dielektrischen Zwischenschichtmaterial 250b auf der Grundlage der Öffnung 261a gebildet, wobei in einer anschau lichen Ausführungsform der Ätzprozess 262 ein selektives Ätzrezept repräsentiert, um damit die Möglichkeit zu schaffen, das die verspannungsinduzierende Schicht 233 als ein Ätzstoppmaterial fungiert. Während des Ätzprozesses 262 wird folglich 251 so gebildet, dass diese sich bis zu einem ersten Höhenniveau erstreckt, das durch die Schicht 233 definiert ist, die als eine Ätzstoppschicht dient.
  • 2g zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Ätzschrittes 263, der so gestaltet ist, dass die Schicht 233 geätzt wird, wobei gut etablierte Ätzrezepte eingesetzt werden können, wenn Siliziumdioxid für die Schicht 252b und siliziumnitrid- oder Siliziumkarbidbasierte Materialien für die Schicht 233 verwendet werden. In diesem Falle dient die Schicht 250a als ein Ätzstoppmaterial, wodurch eine bessere Gleichmäßigkeit über das Substrat hinweg während des Ätzprozesses 263 erreicht wird. Danach wird das Ätzrezept wieder geändert, indem beispielsweise Prozessparameter mit entsprechend dem Ätzprozess 262 verwendet werden, wenn die Materialschichten 250a, 250b im Wesentlichen aus der gleichen Materialzusammensetzung aufgebaut sind. Während dieses weiteren Ätzprozesses dient die Schicht 230 als ein Ätzstoppmaterial, was dann auf der Grundlage eines weiteren Ätzprozesses, etwa auf der Grundlage eines Rezepts entsprechend dem Ätzprozess 263 geöffnet werden kann, um damit eine Verbindung zu einem Kontaktgebiet der Transistorelemente 220 herzustellen. Folglich kann jeder Ätzschritt auf der Grundlage einer entsprechenden Ätzstoppschicht, d. h. der Schichten 233, 230 gesteuert werden, und somit wird ein hohes Maß an Prozessgleichmäßigkeit erreicht, wobei auch Prozessunregelmäßigkeiten, die in konventionellen Strategien auftauchen, wenn ein moderat dickes Ätzstoppmaterial zwischen dichtliegenden Transistoren geöffnet wird, im Wesentlichen vermieden werden.
  • 2h zeigt schematisch das Halbleiterbauelement 200, wobei die Kontaktöffnung 251 sich nun zu einem Kontaktgebiet 225a erstreckt, das im Wesentlichen von einem geeigneten leitenden Material gefüllt ist, etwa Wolfram, Kupfer, Aluminium und dergleichen, abhängig von den Bauteilerfordernissen.
  • 2i zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, weist der dielektrische Kontaktschichtstapel 260 mehrere verspannungsinduzierende Schichten 230, 233, 234 auf, wovon jede eine hohe innere Verspannung aufweist, um damit die gewünschte Art an Verformung in dem Kanalgebiet 224 hervorzurufen, wie dies auch zuvor erläutert ist. Beispielswiese repräsentieren die Schichten 230, 233, 234 verspannungsinduzierende Schichten mit einer hohen kompressiven Verspannung von zwei oder mehr Gigapascal. In anderen Fällen repräsentieren die Schichten 230, 233, 234 zugverspannte dielektrische Materialien. Zwischen jeweils zwei der Schichten 230, 233, 234 ist ein dielektrisches Zwischenschichtmaterial, etwa die Materialien 250a, 250b vorgesehen, um damit die Oberflächentopographie vor dem Abscheiden einer entsprechenden Schicht 230, 233, 234 zu reduzieren, wie dies zuvor erläutert ist. Ferner ist eine letzte Schicht 250c vorgesehen und besitzt in einigen anschaulichen Ausführungsformen ähnliche Materialeigenschaften wie in gut etablierten Kontaktschichtstapeln, wodurch ein hohes Maß an Kompatibilität mit konventionellen Prozessstrategien erreicht wird.
  • Für das Abscheiden der Schicht 234 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den Schichten 230, 233 erläutert sind. In ähnlicher Weise können die Schichten 250b und 250c auf Grundlage einer Abscheidetechnik aufgebracht werden, die eine erhöhte Spaltfülleigenschaften aufweist, wie dies zuvor erläutert ist. Danach wird die weitere Bearbeitung fortgesetzt, indem der Schichtstapel 260 eingeebnet wird, beispielsweise auf der Grundlage von Prozessen, wie sie zuvor beschrieben sind, und nachfolgend wird ein Strukturierungsprozess ausgeführt, um die Kontaktöffnung 251 zu bilden. In diesem Falle können entsprechende Ätzprozesse 262 und 263 abwechselnd so ausgeführt werden, dass eine der Schichten 250c, 250b und 250a und die Schichten 234, 233 und 230 strukturiert werden. In anderen anschaulichen Ausführungsformen wird ein erster Ätzprozess eingesetzt, der im Wesentlichen keine Selektivität zwischen den verspannungsinduzierenden Schichten und den dielektrischen Zwischenschichtmaterialien aufweist, wobei nach einer vordefinierten Ätzzeit die Ätzchemie so geändert wird, dass ein hohes Maß an Ätzselektivität für Material der Schichten 250b, 250a oder für Material der Schichten 233, 230 erreicht wird, wodurch eine effiziente Steuerung des verbleibenden Ätzprozesses erreicht wird. Somit kann in diesem Falle ein effizienter Ätzprozess bis hinab zu einer spezifizierten des Stapels 260 ausgeführt werden und nachfolgend kann ein hohes Maß an Steuerbarkeit und Gleichmäßigkeit erreicht werden, indem auf ein sehr selektives Ätzrezept übergegangen wird, um auf Grundlage zumindest eines Ätzstoppmaterials den Prozess fortzusetzen.
  • In anderen anschaulichen Ausführungsformen wird ein Ätzindikatormaterial in eine der tieferliegenden Materialschichten, etwa die Schicht 233 oder 250a eingebaut, um ein ausgeprägtes Endpunkerkennungssignal zu erzeugen, wobei eine Ätzfront eines Ätzprozesses mit relativ geringer Selektivität das entsprechende Ätzindikatormaterial freisetzt. In anderen anschaulichen Ausführungsformen kann das Ätzindikatormaterial nach der Fertigstellung des Schichtstapels 260 eingebaut werden, wodurch ein im Wesentlichen gleichmäßiger Höhenpegel für das Ätzindikatormaterial erreicht wird, wodurch ein repräsentatives Signal erzeugt wird, wenn eine spezifizierte Ätztiefe erreicht ist. Danach kann zu einem selektiven Ätzrezept übergegangen werden, das auf Grundlage einer oder mehrerer Ätzstoppschichten fortgesetzt wird, etwa die Schichten 230, 233, wenn beispielsweise das gleichmäßige Höhenniveau innerhalb der Schichten 250b und 234 liegt. Obwohl somit mehrere unterschiedliche Materialschichten in dem Stapel 260 vorgesehen sind, kann ein effizientes Strukturierungsschema erreicht werden, wobei dennoch ein hohes Maß an Steuerbarkeit gegeben ist. Auf Grund der mehreren stark verspannten Schichten, etwa der Schichten 230, 233, 234 kann ein noch größerer Anteil an verspannten Material über den Transistoren 220 positioniert werden, selbst für sehr größenreduzierte Halbleiterbauelemente, die eine moderat dünne Schichtdicke für jede einzelne der stark verspannten Materialien auf Grund der ausgeprägten Oberflächentopographie erfordern.
  • Mit Bezug zu den 3a bis 3e werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen unterschiedliche Bauteilgebiete verspannte dielektrische Materialien erhalten, die sich in der Größe und/oder der Art der inneren Verspannung unterscheiden, um damit das Leistungsverhalten einer Art von Transistoren zu verbessern, ohne dass im Wesentlichen die andere Art an Transistoren negativ beeinflusst wird, oder um individuell das Leistungsverhalten beider Arten an Transistoren zu verbessern.
  • 3a zeigt schematisch ein Halbleiterbauelement 300 mit einem Substrat 301, über welchem eine Halbleiterschicht 302 vorgesehen ist. Ferner ist ein erster Transistor 320a, der über einem ersten Bauteilgebiet ausgebildet ist und ein zweiter Transistor 320, der über einem zweiten Bauteilgebiet ausgebildet ist, vorgesehen und die Transistoren können unterschiedliche Arten repräsentieren, die eine unterschiedliche Art an Verformung in den Kanalgebieten 324 erfordern, um damit individuell das Leistungsverhalten der Transistoren 320a, 320b zu verbessern. Obwohl die Transistoren 320a, 320b von unterschiedlicher Art sein können, weisen sie eine Gateelektrodenstruktur 321 auf, möglicherweise in Verbindung mit einer Abstandshalterstruktur 322 und besitzen Drain- und Sourcegebiete 325, die lateral das Kanalgebiet 324 umgeben, wie dies zuvor auch mit Bezug zu den Bauelementen 100 und 200 erläutert ist. Es sollte beachtet werden, dass die Transistoren 320a, 320b, ob wohl sie mit dem gleichen Aufbau gezeigt sind, Transistoren unterschiedlicher Leitfähigkeitsart repräsentieren können oder Transistoren mit einem unterschiedlichen Betriebsverhalten, wodurch eine unterschiedliche Größe oder eine unterschiedliche Art an Verformung in den jeweiligen Kanalgebieten 324 erforderlich sein kann. Beispielsweise kann der Transistor 320a einen oder mehrere p-Kanaltransistoren repräsentieren, während der Transistor 320b einen oder mehrere n-Kanaltransistoren repräsentiert. Des weiteren gelten im Hinblick auf die anderen Komponenten, d. h. das Substrat 201 und die Halbleiterschicht 302 die gleichen Kriterien, wie sie zuvor erläutert sind. Das Bauelement 300 umfasst ferner eine erste verspannungsinduzierende Schicht 330a, die ausgebildet ist, eine erste Art an Verformung in dem Kanalgebiet 324 des Transistors 320a hervorzurufen, während eine zweite Schicht 330b, die in einer anschaulichen Ausführungsform eine verspannungsinduzierende Schicht repräsentiert, die eine Verformung für die Verbesserung des Transistorverhaltens des Elements 320b erzeugt, in dieser Fertigungsphase vorgesehen ist. In anderen Fällen repräsentiert die Schicht 330b eine im Wesentlichen verspannungsneutrale Schicht. Über den Schichten 330a, 330b ist ein erstes dielektrisches Zwischenschichtmaterial 350a vorgesehen, beispielsweise in Form von Siliziumdioxid, das mit einem erhöhten Spaltfüllvermögen und mit einer geeigneten Dicke gebildet ist, wie dies zuvor erläutert ist, wenn das Material 250a beschrieben wurde. Eine weitere verspannungsinduzierende Schicht 333 ist über dem ersten und dem zweiten Transistor 320a, 320b ausgebildet, wobei in der gezeigten Ausführungsform die Schicht 333 eine hohe innere Verspannung aufweist, um damit die Verformung in dem Kanalgebiet 324 des ersten Transistors 320a zu verbessern.
  • Das in 3a gezeigte Halbleiterbauelement 300 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Bilden der Transistoren 320a, 320b auf der Grundlage gut etablierter Techniken werden die Schichten 330a, 330b durch einen konventionellen Doppelverspannungsschichtansatz gebildet, wie er zuvor mit Bezug zu den 1a bis 1c erläutert ist, wobei jedoch eine Dicke der jeweiligen verspannten Materialien entsprechend dem Spaltenfüllvermögen der jeweiligen Abstelltechnik eingestellt wird, wodurch die Wahrscheinlichkeit des Erzeugens von Hohlräumen oder Säumen reduziert wird, anders als dies zuvor mit Bezug zu den 1a bis 1c beschrieben ist. In anderen anschaulichen Ausführungsformen, in denen die Schicht 330b eine im Wesentlichen verspannungsneutrale Schicht repräsentiert, wir die Schicht 330a über beiden Transistoren 320a, 320b gebildet und nachfolgend wird ein innerer Verspannungspegel reduziert oder relaxiert durch Ionenimplantation über dem zweiten Transistor 320b. Anschließend wird das Material 350a auf Grundlage von Prozessstrategien gebildet, wie sie zuvor erläutert sind, woran sich das Abscheiden der Schicht 333 in der zuvor erläuterten Weise anschließt. Um einen negativen Einfluss der Schicht 333 auf den zweiten Transistor 320b zu reduzieren, kann ein Ionenimplantationsprozess ausgeführt werden, um den Verspannungspegel über dem zweiten Transistor 320b deutlich zu reduzieren oder zu relaxieren.
  • 3b zeigt schematisch das Bauelement 300 während eines entsprechenden Implantationsprozesses 370, der auf Grundlage einer geeigneten Implantationsmaske 371 ausgebildet wird, die den ersten Transistor 320a abdeckt, während der zweite Transistor 320b freiliegt. Der Implantationsprozess kann auf der Grundlage einer geeigneten Sorte, etwa Xenon, unter Anwendung von Prozessparametem ausgeführt werden, deren Auswahl wenig kritisch ist, da die Schicht 350a ein Puffermaterial repräsentiert, das im Wesentlichen ein unerwünschtes Eindringen in die Schicht 330b unterdrückt, wenn diese eine stark verspannte Schicht repräsentiert, etwa ein zugverspanntes Material. Danach wird die weitere Bearbeitung fortgesetzt, indem beispielsweise eine weitere dielektrische Materialschicht als das letzte Material des entsprechenden Kontaktschichtstapels abgeschieden wird, oder indem das Abscheiden eines dielektrischen Zwischenschichtmaterials abwechselnd mit dem Abscheiden eines stark verspannten Materials ausgeführt wird, während das stark verspannte Material über dem zweiten Transistor 320b auf der Grundlage eines Implantationsprozesses, etwa des Prozesses 270 relaxiert wird.
  • 3c zeigt schematisch das Halbleiterbauelement 300 gemäß einer weiteren anschaulichen Ausführungsform, in der der Prozess 370 einen Ätzprozess zum Entfernen des freiliegenden Bereichs der Schicht 333 repräsentiert, wobei das Material 350a über dem zweiten Transistor 320b als Ätzstoppmaterial verwendet wurde. Somit kann auf Grundlage dieser Konfiguration ein weiteres Puffermaterial, etwa ein dielektrisches Zwischenschichtmaterial, gebildet werden, woran sich das Abscheiden eines stark verspannten Materials anschließt, das so gestaltet ist, dass es das Leistungsverhalten des zweiten Transistors 320b verbessert. 3c zeigt schematisch das Halbleiterbauelement 300 nach der zuvor beschriebenen Prozesssequenz, so dass diese Schicht 333 selektiv ausgebildet über dem ersten Transistor 320a aufweist, woran sich das dielektrische Zwischenschichtmaterial 350b und eine stark verspannte Schicht 333b anschließen.
  • 3d zeigt schematisch das Halbleiterbauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, kann das verspannte Material 333b über dem ersten Transistor 320a entfernt sein, was auf der Grundlage eines selektiven Ätzprozesses unter Anwendung des Materials 350b als ein Ätzstoppmaterial bewerkstelligt werden kann. Somit umfasst der erste Transistor 320a die verspannten Schichten 330a, 333, während der zweite Transistor 320b die verspannte oder neutrale Schicht 330b und 333b aufweist. Es sollte beachtet werden, dass alle Schichten 330a, 330b, 333 und 333b auf der Grundlage einer geeigneten Dicke vorgesehen werden können, um damit das Spaltenfüllvermögen der Abscheidetechnik zu berücksichtigen, d. h. der plasmaunterstützten CVD-Technik, während das Material 350a und 350b für eine geringere Oberflächentopographie für das Abscheiden der Schichten 333 und 333b sorgt. Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben ist, beispielsweise indem die letzte Schicht eines entsprechenden Kontaktschichtstapels aufgebracht wird, oder indem ein weiteres dielektrisches Zwischenschichtmaterial abgeschieden und eine weitere verspannungsinduzierende Schicht darauf gebildet wird, woran sich das Abscheiden eines dielektrischen Zwischenschichtmaterials anschließt, wie dies zuvor erläutert ist.
  • 3e zeigt schematisch das Halbleiterbauelement 300 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, weist das Bauelement die Schichten 330a, 330b auf, die ein stark verspanntes Material repräsentieren, das eine erste Art an Verformung hervorruft, und ein stark verspanntes Material zur Erzeugung einer zweiten Art an Verformung repräsentieren, wobei die Schicht 330b auch eine im Wesentlichen ein verspannungsneutrales Material repräsentieren kann, wie dies zuvor erläutert ist. Des weiteren ist die Schicht 350a über dem ersten und dem zweiten Transistor 320a, 320b gebildet, woran sich die verspannungsinduzierende Schicht 333 und ein weiteres dielektrisches Zwischenschichtmaterial 350 anschließen. Es ist eine weitere verspannungsinduzierende Schicht 334 vorgesehen. Es sollte beachtet werden, dass in der gezeigten Ausführungsform die Schichten 333, 334 einen inneren Verspannungspegel aufweisen, der zur Verbesserung des Leistungsverhaltens des ersten Transistors 320a geeignet ist, der einen p-Kanaltransistor repräsentiert. In anderen Fällen sind die Schichten 333, 334 so gestaltet, dass das Leistungsverhalten des zweiten Transistors 320 verbessert wird.
  • Ferner ist eine Implantationsmaske 372 so vorgesehen, dass der erste Transistor 320a abgedeckt wird, während der zweite Transistor 320b während eines Implantationsprozesses 373 freiliegt.
  • Es sollte beachtet werden, dass die Schichten 333 und 334 auf Grundlage von Prozessstrategien hergestellt werden können, wie sie zuvor beschrieben sind, um damit das Spaltenfüllvermögen der jeweiligen Abscheidetechniken zu berücksichtigen. Während des Ionenim plantationsprozesses 373 werden geeignete Prozessparameter, etwa Implantationsenergie und Dosis für eine spezielle Implantationssorte eingestellt, um damit eine deutliche Verspannungsrelaxation in den freiliegenden Bereichen der Schichten 333, 334 zu erhalten. Folglich kann ein negativer Einfluss dieser Schichten auf dem Transistor 320a deutlich verringert werden. Somit kann die Relaxation oder die Verspannungsreduzierung der freiliegenden Bereiche der Schichten 333, 334 auf Grundlage eines einzelnen Implantationsschrittes erreicht werden, wodurch die Gesamtprozesskomplexität verringert wird. Es sollte beachtet werden, dass die Prozessparameter, etwa die Implantationsenergie, wenig kritisch sind, da das Material 350a ein effizientes Puffermaterial repräsentiert, um damit die verspannungsrelaxierende Wirkung auf die Schicht 330b zu verringern, wenn diese in Form eines stark verspannten Materials vorgesehen ist.
  • Es gilt also: Die vorliegende Offenbarung stellt Techniken und Halbleiterbauelemente bereit, in denen eine größere Menge an stark verspannten Material über Transistorelementen selbst für sehr anspruchsvolle Bauteilgeometrien vorgesehen werden kann, indem das Abscheiden eines stark verspannten Materials und eines dielektrischen Zwischenschichtmaterials abwechselnd betrieben wird, wobei diese auf Grundlage einer Abscheidetechnik bereitgestellt wird, das bessere Spaltenfülleigenschaften ergibt. Folglich kann nach dem Abscheiden des dielektrischen Zwischenschichtmaterials ein stark verspanntes Material unter weniger kritischen Oberflächenbedingungen abgeschieden werden, wodurch die Wahrscheinlichkeit des Erzeugens von Hohlräumen oder anderen Defekten verringert wird, wobei dennoch insgesamt für eine größere Menge an stark verspanntem Material gesorgt wird. Die hierin offenbarten Prinzipien können auch auf unterschiedliche Bauteilbereiche angewendet werden, in denen jeweilige Transistorelemente eine andere Art oder Größe an Verformung erfordern. Zu diesem Zweck kann eine Verspannungsrelaxation oder ein selektives Abtragen einer oder mehrerer der individuellen verspannungsinduzierenden Schichten mit dem Abscheiden eines geeignet verspannten dielektrischen Materials kombiniert wer den, um damit individuell das Leistungsverhalten unterschiedlicher Transistorarten zu verbessern oder zumindest einen negativen Einfluss auf einen Transistor deutlich zu verringern, wobei das Leistungsverhalten des anderen Transistors stark verbessert wird. Beispielsweise kann eine moderat hohe kompressive Verspannung auf der Grundlage zweier oder mehrerer verspannter dielektrischer Schichten mit einem dielektrischen Zwischenmaterial, etwa Siliziumdioxid, erreicht werden, wodurch das Leistungsverhalten von p-Kanaltransistoren deutlich verbessert wird, wobei dennoch ein hohes Maß an Kompatibilität mit konventionellen Strategien erreicht wird. Die zwei oder mehr verspannungsinduzierenden Schichten können effizient als Ätzstoppmaterialien eingesetzt werden, wodurch auch eine verbesserte Steuerbarkeit eines Prozesses zur Herstellung von Kontaktöffnungen in dem endgültigen Kontaktschichtstapel erreicht wird.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens des hierin offenbarten Gegenstandes zu vermitteln. Zu beachten ist, dass die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten sind.

Claims (25)

  1. Verfahren mit: Bilden einer ersten verspannungsinduzierenden Schicht über einem ersten Transistor, der über einem Substrat ausgebildet ist, wobei die erste verspannungsinduzierende Schicht eine erste Art an Verformung in einem Kanalgebiet des ersten Transistors hervorruft; Bilden eines ersten dielektrischen Zwischenschichtmaterials über der ersten verspannungsinduzierenden Schicht; Bilden einer zweiten verspannungsinduzierenden Schicht über dem ersten Transistor, wobei die zweite verspannungsinduzierende Schicht die erste Art an Verformung in dem Kanalgebiet des ersten Transistors hervorruft; Bilden eines zweiten dielektrischen Zwischenschichtmaterials über der zweiten verspannungsinduzierenden Schicht; und Bilden einer Kontaktöffnung in dem ersten und dem zweiten dielektrischen Zwischenschichtmaterial unter Anwendung der ersten und der zweiten verspannungsinduzierenden Schicht als Ätzstoppschichten.
  2. Verfahren nach Anspruch 1, wobei die erste und die zweite verspannungsinduzierende Schicht durch eine erste Abscheidetechnik mit einem ersten Spaltfüllvermögen und wobei das erste und das zweite dielektrische Zwischenschichtmaterial durch eine zweite Abscheidtechnik mit einem zweiten Spaltfüllvermögen, das größer ist als das erste Spaltfüllvermögen, gebildet werden.
  3. Verfahren nach Anspruch 2, wobei die erste und die zweite verspannungsinduzierende Schicht durch eine plasmaunterstützte chemische Dampfabscheide-(CVD)Technik gebildet werden, um ein silizium- und stickstoffenthaltendes dielektrisches Material zu bilden.
  4. Verfahren nach Anspruch 2, wobei das erste und das zweite dielektrische Zwischenschichtmaterial durch ein thermisches CVD-Verfahren oder ein plasmaunterstütztes CVD- Verfahren mit erhöhter Plasmadichte auf der Grundlage von TEOS (Tetraethylorthosilikat) gebildet werden.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer dritten verspannungsinduzierenden Schicht über dem zweiten dielektrischen Zwischenschichtmaterial und Bilden eines dritten dielektrischen Zwischenschichtmaterials über der dritten verspannungsinduzierenden Schicht, wobei die dritte verspannungsinduzierende Schicht die gleiche Art an Verformung in dem Kanalgebiet hervorruft.
  6. Verfahren nach Anspruch 5, wobei die Kontaktöffnung in dem dritten dielektrischen Zwischenschichtmaterial unter Anwendung der dritten verspannungsinduzierenden Schicht als eine Ätzstoppschicht gebildet wird.
  7. Verfahren nach Anspruch 1, das ferner umfasst: Bilden der zweiten verspannungsinduzierenden Schicht über einem zweiten Transistor und selektives Reduzieren eines Verspannungspegels der zweiten verspannungsinduzierenden Schicht über einem Teil, der über dem zweiten Transistor angeordnet ist.
  8. Verfahren nach Anspruch 1, das ferner umfasst: selektives Entfernen der zweiten verspannungsinduzierenden Schicht von einem zweiten Transistor, Bilden einer weiteren verspannungsinduzierenden Schicht über dem zweiten Transistor, wobei die weitere verspannungsinduzierende Schicht eine zweite Art an Verformung in einem Kanalgebiet des zweiten Transistors hervorruft, und wobei die zweite Art an Verformung sich von der ersten Art an Verformung unterscheidet.
  9. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer ersten verspannungsinduzierenden Schicht über einem zweiten Transistor und selektives Reduzieren eines Verspannungspegels in einem Bereich der ersten verspannungsinduzierenden Schicht, der über dem zweiten Transistor angeordnet ist.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bilden der ersten verspannungsinduzierenden Schicht über einem zweiten Transistor, selektives Entfernen der ersten verspannungsinduzierenden Schicht über dem zweiten Transistor und Bilden einer weiteren verspannungsinduzierenden Schicht über dem zweiten Transistor, wobei die weitere verspan nungsinduzierende Schicht eine zweite Art an Verformung in dem zweiten Transistor hervorruft, die sich von der ersten Art an Verformung unterscheidet.
  11. Verfahren nach Anspruch 1, wobei eine Dicke der ersten verspannungsinduzierenden Schicht ungefähr 100 nm oder weniger beträgt.
  12. Verfahren nach Anspruch 11, wobei eine Dicke der zweiten verspannungsinduzierenden Schicht ungefähr 100 nm oder weniger beträgt.
  13. Verfahren nach Anspruch 1, wobei eine mittlere Dicke der ersten dielektrischen Zwischenschichtmaterials größer als eine Dicke der ersten verspannungsinduzierenden Schicht und auch größer als eine Dicke der zweiten verspannungsinduzierenden Schicht ist.
  14. Verfahren nach Anspruch 1, wobei die erste und/oder die zweite verspannungsinduzierende Schicht Silizium und Kohlenstoff aufweist.
  15. Verfahren mit: Bilden von zwei oder mehr ersten verspannungsinduzierenden Schichten über einem ersten Transistor, wobei die zwei oder mehr ersten verspannungsinduzierenden Schichten eine erste Art an Verformung in einem Kanalgebiet des ersten Transistors hervorrufen; Bilden eines dielektrischen Zwischenschichtmaterials zwischen jeweils zwei der zwei oder mehr ersten verspannungsinduzierenden Schichten; und Bilden einer Kontaktöffnung, die eine Verbindung zu dem ersten Transistor herstellt, wobei die Kontaktöffnung sich durch das dielektrische Zwischenschichtmaterial und die zwei oder mehr ersten verspannungsinduzierenden Schichten erstreckt.
  16. Verfahren nach Anspruch 15, das ferner umfasst: Bilden mindestens einer zweiten verspannungsinduzierenden Schicht über einem zweiten Transistor, wobei die mindestens eine zweite verspannungsinduzierende Schicht eine zweite Art an Verformung in einem Kanalgebiet des zweiten Transistors hervorruft, wobei die zweite Art an Verformung sich von der ersten Art an Verformung unterscheidet.
  17. Verfahren nach Anspruch 15, das ferner umfasst: Bilden mindestens einer der zwei oder mehr ersten verspannungsinduzierenden Schichten über einem zweiten Transistor und selektives Reduzieren eines Verspannungspegels in einem Teil der mindestens einen der ersten verspannungsinduzierenden Schicht, der über dem zweiten Transistor angeordnet ist.
  18. Verfahren nach Anspruch 15, wobei Bilden der Kontaktöffnung umfasst: Ausführen von zwei oder mehr Ätzprozessen zum Strukturieren entsprechender Bereiche des dielektrischen Zwischenschichtmaterials, die zwischen jeweils zwei der zwei oder mehr ersten verspannungsinduzierenden Schichten liegen und Anwenden jeweils der zwei oder mehr verspannungsinduzierenden Schichten als eine Ätzstoppschicht.
  19. Halbleiterbauelement mit: einer ersten verspannungsinduzierenden Schicht, die über einem ersten Transistor angeordnet ist und eine erste Art an Verformung in einem Kanalgebiet des ersten Transistors hervorruft; einem ersten dielektrischen Zwischenschichtmaterial, das über der ersten verspannungsinduzierenden Schicht gebildet ist; einer zweiten verspannungsinduzierenden Schicht, die über dem ersten dielektrischen Zwischenschichtmaterial angeordnet ist und die erste Art an Verformung in dem Kanalgebiet hervorruft; einem zweiten dielektrischen Zwischenschichtmaterial, das über der zweiten verspannungsinduzierenden Schicht gebildet ist; und einem Kontaktelement, das sich durch das erste und das zweite dielektrische Zwischenschichtmaterial und die erste und die zweite verspannungsinduzierende Schicht erstreckt, wobei das Kontaktelement eine Verbindung mit einem Kontaktgebiet des ersten Transistors herstellt.
  20. Halbleiterbauelement nach Anspruch 19, wobei die erste und die zweite verspannungsinduzierende Schicht Silizium und Stickstoff und/oder Kohlenstoff aufweisen.
  21. Halbleiterbauelement nach Anspruch 19, wobei das erste und das zweite dielektrische Zwischenschichtmaterial aus Siliziumdioxid aufgebaut sind.
  22. Halbleiterbauelement nach Anspruch 19, wobei eine mittlere Dicke des ersten und des zweiten dielektrischen Zwischenschichtmaterials größer ist als eine Dicke der ersten verspannungsinduzierenden Schicht und auch der zweiten verspannungsinduzierenden Schicht.
  23. Halbleiterbauelement nach Anspruch 19, das ferner einen zweiten Transistor aufweist, wobei die erste und die zweite verspannungsinduzierende Schicht über dem zweiten Transistor mit einem reduzierten inneren Verspannungspegel gebildet sind.
  24. Halbleiterbauelement nach Anspruch 19, das ferner einen zweiten Transistor und mindestens eine dritte verspannungsinduzierende Schicht aufweist, wobei die dritte verspannungsinduzierende Schicht eine zweite Art an Verformung in einem Kanalgebiet des zweiten Transistors hervorruft, die sich von der ersten Art an Verformung unterscheidet.
  25. Verfahren nach Anspruch 19, wobei eine Gatelänge des ersten Transistors ungefähr 50 nm oder weniger beträgt.
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