TWI467701B - 在半導體裝置的接觸層堆疊中藉由連續提供高應力蝕刻停止材料與層間介電質而成的應力轉移 - Google Patents

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Description

在半導體裝置的接觸層堆疊中藉由連續提供高應力蝕刻停止材料與層間介電質而成的應力轉移
本發明大致上係有關積體電路之場。且詳言之，係有關基於在電晶體上形成用於在電晶體通道區域(channel region)中產生期望應變類型的應力介電質層(stressed dielectric layer)之場效電晶體與製造技術。
積體電路在一特定晶片區域上一般包括有許多根據指定電路佈局(layout)的電路元件，其中，在其複雜電路中，場效電晶體代表一種主要的電路元件。一般而言，目前有多種經常使用的製程技術，其中，對於以場效電晶體為基礎的複雜電路，如微處理器、儲存晶片等，互補式金氧半導體(CMOS)技術由於其操作速度及/或電力消耗及/或成本效率方面的優越特性，則是當前最可行的方法之一。在使用CMOS技術產生複雜積體電路期間，成千上萬個互補式電晶體，亦即，N-通道電晶體和P-通道電晶體，形成於包含結晶半導體層的基體(substrate)上。且不問是否考慮N-通道電晶體或P-通道電晶體，場效電晶體係由高度摻雜的汲極(drain)和源極(source)區域介面形成之所謂的PN接面(junction)與相反或低度摻雜配置於汲極區域和源極區域之間的通道區域所組成。
通道區域的導電性，亦即，導電性通道的電流驅動能力，是由形成在通道區域上為薄絕緣層分開的閘極電極(gate electrode)所控制。通道區域因適當控制施予閘極電極的電壓而形成導電性通道，其導電性取決於摻雜物濃度、多數電荷載子的遷移率(mobility)、以及，在電晶體寬度方向通道區域的特定延伸之源極和汲極區域之間的距離，亦稱為通道長度。因此，結合對閘極電極施予控制電壓在絕緣層下迅速產生導電性通道的能力，通道區域的導電性實質上決定了MOS電晶體的效能。因此，減少通道長度及相關之減低通道阻抗，可能為達成提升積體電路操作速度主要的設計準則。
然而，電晶體尺寸的縮減牽涉多個必須處理的相關問題，以便不會過度地抵銷藉由平穩減少MOS電晶體之通道長度而得到的優點。一個與減少閘極長度相關的問題是所謂短通道效應的發生，這可能導致通道導電性的可控制性減低。短通道效應可藉由某些設計技術予以克服，然而，有些可能伴隨通道導電性的降低，從而部分抵銷了藉由關鍵尺寸減小而得到的優點。
鑒於此情況，建議不僅藉由減小電晶體尺寸並且藉由增加在特定通道長度的通道區域內之電荷載子遷移率而提高電晶體元件的裝置效能，從而增加驅動電流能力和電晶體效能。例如，可修改在通道區域內的晶格結構(lattice structure)，譬如在其中製造拉伸或壓縮應變，導致各自電子和電洞遷移率的改變。例如，在具有標準結晶組構之矽層的通道區域內製造拉伸應變可以增加電子的遷移率，換言之，可直接轉變為N型電晶體導電性的對應提高。另方面，在通道區域的壓縮應變可增加電洞的遷移率，從而提供增加P型電晶體效能的潛能。
對此，一種有效的方法是藉由調整形成於基本電晶體結構上介電質層堆疊(dielectric layer stack)的應力特性，使得在不同的電晶體元件的通道區域內能產生期望應力條件的技術。介電質層堆疊一般包括一個或多個介電質層可鄰近電晶體，且亦可用於控制各自的蝕刻製程以形成到閘極及汲極和源極端的接觸開口(contact opening)。因此，藉由個別調整這些層的內部應力，可達成在通道區域機械應力的有效控制，亦即，有效的應力工程，這些層也可稱為接觸蝕刻停止層(contact etch stop layer)，且藉由在P-通道電晶體上安置具有內部壓縮應變的接觸蝕刻停止層，而在N-通道電晶體上安置具有內部拉伸應變的接觸蝕刻停止層，從而在各自通道區域分別產生壓縮和拉伸應變。
一般而言，接觸蝕刻停止層係藉由電漿增強化學氣相沉積(PECVD)製程形成於電晶體上，亦即，在閘極結構及汲極和源極區上，其中，可使用氮化矽，係由於其相較於二氧化矽具高蝕刻選擇性，且為大家接受的層間介電質材料。此外，PECVD的氮化矽可以具有高本質應力(intrinsic stress)沉積，例如，高達到2Giga帕斯卡(GPa)或顯著較高的壓縮應力以及高達1GPa且顯著較高的拉伸應力，其中，本質應力的類型和大小則可藉由選擇適當的沉積參數作有效調整。例如，離子轟擊(ion bombardment)，沉積壓力，基體溫度，氣體流速等分別代表可用於獲得期望本質應力的參數。
在形成此二種類型應力層的期間，當藉由使用65奈米(nm)技術甚且更先進的方法使裝置尺寸縮小之比例漸增時，傳統的技術可能會遭受效率降低的問題，係由於受限於所介入之沉積製程的保角(conformal)沉積能力，在用於圖案化(patterning)應力層及形成接觸開口的後續製程步驟過程中可能造成各自製程之不均勻性(non-uniformity)，請參見第1a至1c圖的詳細說明。
第1a圖概要說明半導體裝置100在某個製造階段中用於在第一裝置區120A和第二裝置區120B上形成應力誘導層(stress-inducing layer)的橫截面圖。第一和第二裝置區120A、120B，一般代表各自之電晶體元件，可形成於包括如矽基層之半導體層102的基體101上，且如果考慮絕緣體上覆矽(silicon-on-insulator,SOI)組構，可藉由適當埋藏絕緣層與基體101分開。在顯示的範例中，第一和第二裝置區120A、120B可包括多個具有符合所考慮技術設計規則之側向距離的電晶體元件。在第一和第二裝置區120A、120B之電晶體可包括在各自閘極絕緣層上形成的閘極電極121，絕緣層將閘極121與側向位於各自的汲極/源極區域125之間的對應通道區域124分開。此外，側壁間隔件結構122可形成在閘極電極121的側壁上。金屬矽化物區域(未顯示)可設置在汲極和源極區域125與閘極電極121中以增強這些區的導電性。半導體裝置100可代表先進的裝置，其中，例如閘極長度的關鍵尺寸，亦即，在第1a圖中閘極電極121的水平延伸，可為大約50奈米或更小。結果，各自電晶體元件之間距離，亦即，相鄰密集間隔電晶體元件的側壁間隔件結構(sidewall spacer structure)122之間的側向距離，可為大約100奈米或更小，其中，係視裝置之組構而定，而在密集裝置區中可提供多個密集間隔的電路元件。
應注意，如有需要時，第一和第二裝置區120A、120B可以適當之隔離結構(未顯示)分開。再者，在第1a圖顯示的製造階段中，包括高本質應力的氮化矽層130可形成於第一和第二裝置區120A，120B上，跟隨是包括二氧化矽的蝕刻指示層(etch indicator layer)131。應注意，如有需要時，可在氮化矽層130與第一和第二裝置區120A、120B中各自電晶體元件之間提供蝕刻停止層，例如適當厚度和密度的二氧化矽層。
如第1a圖所示，由於相鄰電晶體元件之間縮減的間隔，氮化矽層130可以界定各自的表面地形(surface topography)，在密集間隔的電晶體元件之間可形成錐形凹處(tapered recess)，也被稱為接縫(seam)132，因為電晶體元件之間的間隔可在兩倍氮化矽層130的厚度之等級，並結合受限的保角填充行為，而可能造成對應的缺陷，例如空隙(void)132A等。而且，由於在接縫132顯著的表面地形，因相較於其他區局部不同的沉積條件，二氧化矽層131會在此區顯著增加厚度，其可能進一步造成在隨後圖案化層130期間蝕刻的非均勻性。
此外，在此製造階段中，半導體裝置100可包括曝露第一裝置區120A且覆蓋第二裝置區120B的抗蝕劑遮罩(resist mask)103。於此情況下，可假設適當選擇之氮化矽層130的本質應力以提高在第二裝置區120B的電晶體效能。
如第1a圖所示之用於形成半導體裝置100的典型製程的流程包括下列製程。閘極電極121和閘極絕緣層可基於已為眾所接受的製程技術(包含先進的光微影技術(photolithography)、沉積、氧化作用和蝕刻技術)形成並且圖案化。之後，汲極和源極區125可基於已為眾所接受的沉積、非等向性(anisotrpic)蝕刻製程以及植入(implantation)序列並結合側壁間隔件結構122而形成，以建立期望之垂直和側向的摻雜物分布(dopant profile)。之後，如有需要也可基於已為眾所接受的技術形成各自矽化物區域。其次，如有需要，可形成對應的二氧化矽蝕刻停止層跟隨著氮化矽層130的沉積。在氮化矽材料沉積期間，當沉積於底層材料時，各自製程參數，如載流氣體及反應氣體的組成、基體溫度、沉積壓力、特別是在沉積期間的離子轟擊，可顯著影響最終得到之材料的本質應力。因此，藉由選擇適當的參數值，可產生高度之本質應力，例如高達2GPa與顯著較高的壓縮應力及高達1GPa或顯著較高的拉伸應力，以提高在第一裝置區120A之電晶體的效能。由於氮化矽沉積製程的保角性在某些層厚度上及對增加的長寬比(aspect ratio)方面較不顯著，如同可能發生於高度按比例縮小之裝置，係藉由在密集包裝的裝置區中相鄰具有適度尺寸規格化閘極高度的電晶體元件之間縮減的距離所造成，如圖所示，氮化矽材料可融入在側向成長方向密集間隔的電晶體元件之間，因而可形成各自的接縫132或各自之突出部(overhang)，從而造成空隙132A。因此，在隨後的二氧化矽層131的沉積，接縫132的局部沉積條件可能導致層厚度的非均勻性，從而產生局部顯著增加之二氧化矽厚度，甚且其厚度可能量高達在遠距於接縫132區處之厚度的三至四倍。另方面，空隙132A在後續階段執行之接觸蝕刻製程中可提升各自蝕刻的非均勻性。
在二氧化矽層131的沉積之後，可基於已為眾所接受的光微影技術形成抗蝕劑遮罩103。其次，可執行適當設計的蝕刻製程以從第二裝置區120B移除一部分的層130和131。在對應的蝕刻製程期間，可首先移除層131的二氧化矽材料隨後以選擇性的蝕刻製程移除氮化矽層130的材料，其中，在對應的蝕刻製程中如有需要可基於蝕刻停止層加以控制。由於二氧化矽層131在接縫132處層厚度的顯著增加，於蝕刻製程期間當移除層131時，材料可能無法完全地被移除，因而在移除氮化矽層130曝露部分的隨後蝕刻製程期間明顯阻礙選擇性蝕刻化學的進行。
結果，各自之材料殘餘物(residual)可能餘留在第一裝置區120A之電晶體之間，可導致在進一步處理期間(例如在進一步為提高在第一裝置區120A之電晶體的電晶體效能而設計之高本質應力介電質層的沉積期間)之各自的不均勻性。
第1b圖概要說明在更進一步的製造階段的半導體裝置100。如圖所示，第二介電質層140可形成於第一和第二裝置區120A、120B上，其對應的材料殘餘物也被指稱為132，且係由層131和130的材料組成，而各自的缺陷，如空隙132A，可能仍然存在於第二裝置區120B。結果，由於材料殘餘物132可能包括不同的材料，且相較於層140的周遭材料具有不同類型的本質應力，如之前所解釋，可能使各自應力之移轉機制惡化(deteriorate)，此外，殘餘物132可能在形成各自接觸開口的隨後圖案化序列中提供各自蝕刻的非均勻性。相似地，在後續處理期間，在第二裝置區120B的空隙132A也可能導致應力移轉機制之減少以及蝕刻均勻性的降低。此外，在第1b圖所示的製造階段處，對應於第二裝置區120B的抗蝕劑遮罩104係提供為在對應蝕刻製程105中移除層140曝露部分時保護介電質層140之用。
關於第二介電質層140的形成，實質上應用如之前所解釋之關於層130相同的準則。因此，在層140的沉積期間，可以適當的方式調整各自製程參數，以便能獲得期望之高本質應力。在尖端的應用方面，亦即，在功能尺寸大約50奈米和更小的半導體裝置中，用於形成層140之沉積製程的間隙填充能力也可在蝕刻製程105期間扮演一個重要的角色，因為結合在層130沉積期間所產生的表面地形，層140曝露部分實質上可否完全移除係取決於隨後之沉積對於特定之裝置幾何(device geometry)的沉積能力。因此，層140的厚度可能必須在指定的極限之內以實質上完全移除第二裝置區120B的層140，而不致過度地影響整體應力的轉移機制。因此，對於層140的沉積可能需要各自高度之保角性，以使藉由製程105有效移除曝露的部分，該製程105可基於蝕刻顯示層131而受控，是以須要適度均勻的層厚度，以用於實質上完全移除層140的材料而不過度移除層130的材料。
第1c圖概要說明在更進一步製造階段的裝置100，其中，對應之層間介電質材料150，例如包括二氧化矽，可形成於第一和第二介電質層130、140上。介電質材料150可基於已為眾所接受的技術(如基於原矽酸乙酯(TEOS)等的次大氣沉積製程(sub-atmospheric deposition process))形成，如有需要，可接續各自之平坦化製程(planarization process)。之後，可形成各自的接觸開口151，在某些情況下，例如在密集的RAM區域，係連接到裝置層在各自密集間隔電晶體之間的區域。因此，對應之不規則性132、132A也可能影響對應的製程，因而造成較不可靠的接觸甚至整體接觸的失敗。
結果，在進一步按比例縮小的(scaled)裝置時，針對高本質應力之介電質材料沉積製程的各自限制可能需要顯著縮減層的厚度以順應在先進裝置幾何中增加的長寬比。然而，在此情況下，藉由應力介電質材料引起的各自應變也可能顯著減小，從而也降低了電晶體的效能。在某些情況，可提供應力材料的單一層，因此僅提高一種類型電晶體的效能。
本發明係針對各種方法和裝置，可避免或至少減少一個或多個上述確認之問題的影響。
以下提出本發明簡要的發明內容以提供對本發明一些態樣的基本了解。此發明內容並非本發明廣泛的概要。其無意確認本發明的重要或關鍵性要素或描述本發明的範圍。其唯一的目的是以一種簡化的形式提出一些概念作為後續討論較詳細說明的前言。
一般而言，在此揭露的主題主要處理在高度按比例縮小之電晶體元件中其應變誘導機制效率降低的問題，係由於當提供兩個或更多個個別應力誘導層而在各自兩個應力誘導層之間提供層間介電質材料時，沉積製程對於高本質應力介電質材料的限制。因此，基於適當的沉積技術可形成高應力之介電質材料，例如PECVD技術，其中，可將特定之裝置結構列入考慮在沉積期間以得到期望之高度保角行為，而隨後層間介電質材料的形成部分則可基於已為眾所接受的沉積技術沉積，顯現出增強之間隙填充能力，因而在某種程度上減少表面地形的發生。因此，在爾後高度保角沉積製程中，可沉積高本質應力進一步的材料，因而增加可置於各自電晶體元件上之應力材料的總體數量。此外，在用於圖案化接觸開口的製造序列期間，高應力的介電質材料，也可作為蝕刻停止材料，該材料的“分布”可增強整體圖案化製程的可控制性，因為用於蝕刻停止之不同高度位準可被導入整體層間介電質堆疊中，而各別蝕刻停止層(亦即高應力介電質層)的開口，也可以變得較不重要，從而降低了圖案化引起接觸失敗的可能性。有鑑於間隙填充的能力的關係，高應力介電質材料甚且可以放寬限制以提供在高電路密度之裝置區中使用，因此提出本發明之高度有利於65奈米和更小技術的電晶體元件。
在此揭露的一個說明方法包括於形成在基體上的第一電晶體之上形成第一應力誘導層，其中，第一應力誘導層在第一電晶體的通道區域中產生第一類型的應變。該方法復包括在第一應力誘導層上形成第一層間介電質材料，並在第一電晶體之上形成第二應力誘導層，其中，第二應力誘導層在電晶體的通道區域中產生第一類型的應變。此外，在第二應力誘導層之上形成第二層間介電質材料，並且另外使用第一和第二應力誘導層作為蝕刻停止層，在第一和第二層間介電質材料中形成接觸開口。
在此揭露的另一個說明方法包括在第一電晶體之上形成兩個或更多個第一應力誘導層，其中，兩個或更多個第一應力誘導層在第一電晶體的通道區域中產生第一類型的應變。該方法另外包括在兩個或更多個第一應力誘導層的各自兩者之間形成層間介電質材料。而且，該方法包括形成連接至第一電晶體的接觸開口，其中，接觸開口延伸通過層間介電質材料和兩個或更多個第一應力誘導層。
在此揭露的一個說明半導體裝置，包括在第一電晶體上安置之第一應力誘導層，且在第一電晶體的通道區域中產生第一類型的應變。此外，在第一應力誘導層上形成第一層間介電質材料，且在第一層間介電質材料上形成第二應力誘導層，並在通道區域中產生第一類型的應變。另外，半導體裝置包括在第二應力誘導層上形成之第二層間介電質材料和延伸通過第一和第二個層間介電質材料與第一和第二應力誘導層之接觸元件，其中，接觸元件連接至第一電晶體的接觸區域。
儘管在此揭露的主題是易受各種修改和替代形式的影響，而特定的實施例已藉由範例以圖式的方式呈現並加詳細描述。然而，應該瞭解，在此特定實施例的描述無意限制本發明於揭露之特殊形式，而相反的，本發明意圖包括所有藉由所附申請專利範圍所界定之落在本發明的精神和範圍內之修改、等效和替代物。
本發明的各種說明實施例係如下所述。為了清晰起見，實際實作的特徵並非全部描述於此說明書中。當然應注意在任何此等實際實施例的開發中，必須做出許多特定實作的決定以達到開發者之特定之目標(例如符合系統相關與商業相關的限制)係將從一種實作變化到另一種實作。此外，應注意雖然這些從事開發的努力係複雜且耗時，但卻是具有本發明利益之本技術中具有通常技藝者的例行工作。
將參考附圖以描述本發明主題。在圖式概要描述不同的結構、系統和裝置僅用於解釋的目的，且不以本技術中具有通常技藝者習知的細節模糊本發明。不過，包含之附圖係為說明和解釋本發明的說明範例。須瞭解與解釋此處所用的單字和片語，其含義應與本技術中具有通常技藝者對該等單字和片語所理解的一致。專有名詞或片語沒有特別定義(亦即，與本技術中具有通常技藝者所瞭解的普通和習慣之含義不同的定義)係意欲暗示此處之專有名詞或片語係採一致的用法。在某種程度上專有名詞或片語意欲有特別的含義(亦即，與本技術中具有通常技藝者所瞭解之不同的含義)將明確提出於說明書中以釋義的方式直接且毫不含糊地提供專有名詞或片語之特別定義。
一般來說，此處揭露的主題與增加之製程技術及各自的半導體裝置相關，其中，應力誘導層可藉由“垂直分佈”高應力的材料形成於包含密集間隔電晶體元件的裝置區域上，同時間歇性執行沉積製程提供具有增加間隙填充能力之層間介電質材料，從而減少隨後進一步之高應力材料沉積時的有效表面地形。因此，此處揭露的技術和裝置提供了基於藉由極端按比例縮小的電晶體元件所造成表面地形的製程參數進行沉積介電質材料的可能性，例如，當考慮密集間隔的裝置區域時，實質上減少了在傳統方法用於形成應力接觸蝕刻停止層時可能遭遇之缺陷和提高之製程不均勻性之任何負面的衝擊。由於此處揭露的原則，高內應力介電質材料可基於所選擇的製程參數以第一層的形式沉積，使得不希望出現的空隙或其他表面不規則性可以實質避免或可大幅減少其發生。因此，考慮中沉積方法的間隙填充能力可適應裝置幾何，而第一應力誘導層的沉積造成的表面地形可以藉由隨後沉積製程增加之間隙填充能力放寬沉積相關的限制以提供部分的層間介電質材料(例如基於已為眾所接受的材料，如TEOS、氧化矽)。基於較不顯著的表面地形，可沉積進一步的應力誘導材料同時也顧及考慮中之沉積技術的間隙填充能力，例如PECVD技術，因而顯著降低產生任何缺陷的可能性，不過，相較於傳統之雙應力線(dual stress line)方法則提供增量之高應力材料於電晶體元件上。之後，可沉積層間介電質材料之另外一層，它可代表整個接觸層堆疊的最後材料層，因而對於進一步在執行接觸層堆疊中界定接觸開口的各自光微影製程之前的平坦化技術提供高度之相容性。因為具高內應力位準之介電質材料一般可有不同的材料組成，因此對於多個非等向性(anisotropic)的蝕刻方法可提供非常不同的蝕刻率，圖案化介電質層堆疊中接觸開口的可控制性可予提高，因為各種的應力誘導材料層現在可作為蝕刻停止層，該蝕刻停止層可提供在不同高度位準時適度的層厚度，從而提高在蝕刻經由各自的層間材料部分以及在蝕刻高應力蝕刻停止層期間的均勻性。
此處揭露之一些說明態樣中，上述原則可有利於應用在須要應力介電質材料產生不同的類型應變的半導體裝置，其可造成CMOS裝置效能全面提升，因而達到如上述增加的雙應力線方法之高度可行性，如參考裝置100(第1a至1c圖)之解釋。
第2a圖概要說明半導體裝置200之橫截面圖，可包括代表任何適當載體材料的基體201，例如半導體塊狀(bulk)基體，舉例說，以矽或者一種絕緣材料為基礎，有主要的結晶半導體層202形成於其上，因而形成各自絕緣體上覆矽(SOI)組構。應注意，半導體裝置200可包括其他的裝置區域，在其中可使用不同的電晶體結構，亦即，塊狀組構或SOI組構，以使兩電晶體結構可在基體201上同時實現。在實施例中顯示，半導體裝置200可包括一個或多個第一電晶體元件220，該等元件包含閘極電極結構221，係根據裝置和製程策略，可包括側壁間隔件222。此外，該一個或多個第一電晶體220可包括側向由各自汲極和源極區225圍繞之通道區域224。某些情況下，在汲極和源極區域225及/或在通道區域224中，可併入適當的材料藉以提高在區域224中整體的電荷載子遷移率。為方便起見，任何此種材料，例如嵌入矽/鍺合金、矽/碳合金、矽/錫合金等並未顯示。相似地，由於應力記憶技術(stress memorization technique)在較早的製造階段中進行，通道區域224的材料可在處於“應變前”狀態下提供。亦即，在先期製造階段中，汲極和源極區域225及/或通道區域224或者至少其中的部分，基於為一種受應力或剛性的材料可能已經無晶化(amorphize)並且可能已經再結晶，因而，在完全或部份移除各自之剛性材料以後，視製程和裝置之需求而在通道區域224產生特定之應變，該應變甚且至少某種程度上可被維持。此外，為了提高閘極電極221的電子特性，閘極電極221可包括含金屬的材料，例如金屬矽化物，或者任何其他適當的金屬材料。閘極電極221可有一長度，亦即，如第2a圖，若提供有閘極電極結構221的水平延伸不含間隔件222，其範圍可從大約50奈米至幾十倍奈米，係視在考慮中之技術標準而定。相似地，在毗鄰電晶體220之間的間隔可在幾十倍奈米範圍內，因而以為需求的沉積技術界定特定之表面地形以及長寬比，以提供高應力的介電質材料於一個或多個的電晶體220上。
進一步，在此製造階段中，可於一個或多個的電晶體220上形成展現期望之高本質應力的應力誘導層230，其中，選擇層230的本質應力以使一個或多個電晶體220的效能提升。例如，電晶體220可代表形成於基於半導體層202之典型的結晶組構上的P-通道電晶體，即半導體層202具有一個(100)表面方位與朝向其長度方向在＜110＞結晶方向的通道區域224。在此情況下，層230的高壓縮應力可在通道區域224可產生期望的壓縮應變，從而增加電洞的遷移率，其直接轉變為增加的驅動電流能力因而切換該一個或多個電晶體220的速度。應力誘導層230可包括氮化矽、碳化矽、含氮碳化矽，如之前所解釋之具有2或更多GPa之內應力位準。此外，可調整層230的厚度，表示如230T，與對應沉積製程的間隙填充能力相容，亦即，如之前解釋之高度的保角性而實質上避免任何不規則性的產生，如空隙等。例如，對應於65奈米技術節點之電晶體，其厚度230T可以是100奈米和更小，及約50奈米和更小。
如第2a圖所顯示之半導體裝置200可基於以下製程而形成。基於如前述之在第一或第二裝置區120A、120B的電晶體(第1a至1c圖)實質上相同的製程技術可形成一個或多個電晶體220。在基本電晶體的結構完成以後，可沉積應力誘導層230，例如，基於PECVD技術，如之前所解釋之適當選擇製程參數以使達到期望的內應力類型和大小。更進一步，選擇目標之厚度，以使厚度230T本質上可導致實質的保角沉積而不致引起任何表面的不規則性或空隙。在一些說明實施例中，可直接於一個或多個電晶體220上形成應力誘導層230，亦即，層230的材料可直接接觸汲極和源極區域225，例如，在其中形成的任何金屬矽化物區域，且也可直接接觸閘極電極221。在某些情況下，可在沉積應力誘導層230之前形成薄緩衝層(未顯示)，其中，當形成應力誘導層230時，緩衝層可作為保護層，例如可移除在層230沉積之前已形成於電晶體220上的任何材料。在某些情況下，可基於某種程度上容許減少表面地形的沉積技術提供緩衝層，以便為用於形成高應力層230的保角沉積技術進一步放寬限制。
第2b圖概要說明在更進一步的製造階段的半導體裝置200，其中，層間介電質材料，係第一層250A形成於應力誘導層230上。材料250A可包括任何適當的材料組成，提供增強間隙填充的能力且與接觸層堆疊的層間介電質材料的需求相容。亦即層250A的材料代表介電質材料具有期望程度之機械和化學安定性以確保電晶體220在半導體裝置200的進一步處理和操作期間的完整性。在一個說明實施例中，材料250A可代表二氧化矽材料具有為減少應力誘導層230界定的表面地形所選擇之平均厚度。為此目的，可提供層間電介質材料250A如此之厚度250U(例如取在閘極電極221上)使小於取在兩個相鄰電晶體220之間距離的中間點之厚度250T。因此，可藉由層250A獲得某種程度之“位準化”(leveling)，從而為具有限的間隙填充能力但能使高應力材料沉積的隨後沉積技術放寬任何限制，例如用於形成氮化矽、碳化矽等的PECVD技術。層250A之平均厚度可視為由值250U、250T獲得之均值(mean value)，可能較層230之厚度230T(第2a圖)為高。
層250A可基於增強間隙填充的能力的沉積技術形成，其中，例如基於熱化學氣相沉積(CVD)製程使用TEOS作為前驅材料而形成二氧化矽材料，因而提供一具有優異間隙填充能力的沉積製程。在此情況下，可達到保角性降低的程度，例如實質的“似流動(flow-like)”填充行為，係視所選擇的製程參數而定。與電漿增強沉積技術比較，各自熱沉積製程可以顯著較高的壓力進行，例如，在200至700托(Torr)的範圍內，因此該製程常被稱為“次大氣”化學氣相沉積(SACVD)。在其他情況下，基於TEOS進行PECVD製程中可產生高密度電漿，因而亦得到具有增強間隙填充能力的二氧化矽材料。
第2c圖概要說明在更進一步製造階段中的半導體裝置200。如圖所示，半導體裝置200可包括另一應力誘導層233，可有高的內應力位準以更提高在通道區域224之應變。例如，當依據半導體層202的標準結晶組構形成代表之P-通道電晶體時，層230、233可各自包括高內部壓縮應力位準，從而提高電晶體220的效能。應力誘導層233，包括氮化矽、碳化矽等，可基於製程參數形成以使實質上避免產生任何缺陷，例如空隙、接縫等，其中，之前形成的層250A提供了相似甚或相較於在層230沉積期間遭遇最初的表面地形時增強的表面條件。亦即，層233可基於提供期望之高內應力位準的製程參數形成，同時適當選擇沉積時間以獲得與藉由層250A界定的表面地形相容之厚度233T。例如，當沉積層250A在相鄰電晶體間(例如電晶體220)之間隙產生的凹陷處造成長寬比減少時，厚度233T可與厚度230T相似或者較高(第2a圖)。可根據裝置組構選擇厚度為100奈米和更小，其中，應注意層230、233結合的厚度與傳統裝置的厚度相比可能更大，例如，裝置100包含應力層130或140。結果，可安置在電晶體220上之應力材料的總量可增加，不過為能顯著減少或實質避免以空隙或接縫的形式產生的缺陷，還是顧慮到PECVD技術的間隙填充的能力。
結果，例如考慮在層230、233的高壓縮應力，層233可對層250A的材料發生作用，因此也壓縮層250A，而提高層230的效果，因而最終造成通道區域224應變的增加。
第2d圖概要說明半導體裝置200與在應力誘導層233上形成的進一步層間介電質材料250B。層間介電質材料250B可包括任何適當的材料組成，例如由基於原矽酸乙酯(TEOS)形成常被用作層間電介質材料的二氧化矽。因此，如果層250B是在電晶體220上形成的完全介電質層堆疊的最後材料層，則可獲得與傳統製程策略之高度相容性。此外，層250B可有一平均厚度，例如，由厚度值250U、250T界定，係大於其中每一個厚度值233T(第2c圖)、230T(第2a圖)，並且也大於層250A的平均厚度。例如，視裝置之需求，層250B可帶有一平均厚度為幾百奈米或更大。如之前關於材料250A之解釋，層250B也可以基於SACVD技術而形成以在間隙填充的能力和生產量方面得到期望之材料特性和沉積行為。
第2e圖概要說明在平坦化製程253期間的半導體裝置200，可包括化學機械研磨(CMP)製程、蝕刻製程、還可能結合進一步平坦化材料的沉積等。在製程253期間，最後的表面地形可被平坦化以利製備層間介電質堆疊260用於圖案化製程以形成接觸開口通過堆疊260，建立與一個或多個電晶體220的接觸區如汲極及源極區225的連接。在一些說明實施例中，平坦化製程253可基於已為眾所接受之方法執行，因為堆疊260的最後層，亦即，層間介電質材料250B(第2d圖)，可提供作為傳統之層間介電質材料。
第2f圖概要說明半導體裝置200與蝕刻遮罩261，具有開口261A形成於其中以界定在堆疊260中接觸開口251的側向位置與大小。蝕刻遮罩261可基於已為大家所接受的光微影技術形成，因為層堆疊260的表面特性可與已為大家所接受的方法相容，亦因為如之前所解釋之同一材料可預備為最後層250B之用。在蝕刻製程262期間，接觸開口251的第一部分可根據開口261A在層間介電質材料250B中形成，其中，在一說明實施例中，蝕刻製程262可代表一選擇性的蝕刻方法以便容許應力誘導層233作為蝕刻停止材料。結果，在蝕刻製程262期間，形成開口251以延伸至作為蝕刻停止層的層233所界定的第一高度位準。
第2g圖概要說明在更進一步蝕刻步驟263，設計為蝕刻通過層233期間的半導體裝置200，其中，當使用二氧化矽作為層250B，及使用氮化矽或基於碳化矽的材料作為層233時，可使用已為眾所接受的蝕刻方法。在此情況下，層250A作為蝕刻停止材料，藉此提供在蝕刻製程263期間提高之跨基體(across-substrate)均勻性。爾後，蝕刻方法可再改變，例如，當材料層250A、250B實質上包括相同的材料組成時，藉由使用對應蝕刻製程262的製程參數。在此進一步蝕刻製程期間，層230可作為蝕刻停止材料，之後可基於另一個蝕刻製程開啟(open)，例如，根據對應蝕刻製程263之方法以便與電晶體元件220的接觸區域連接。因而，每個蝕刻步驟可受基於各自之蝕刻停止層(亦即，層233、230)的控制，並且因此可得到高度的製程均勻性，而同樣當在密集間隔的電晶體間開啟適度厚實的蝕刻停止材料時，在傳統策略中可能發生的任何製程不規則性可實質予以避免。
第2h圖概要說明半導體裝置200，其中，接觸開口251現在延伸至接觸區域225A，此區域可隨後填充任何適當的導電性材料，如鎢，銅，鋁等，係視裝置之需求而定。
第2i圖根據進一步的說明實施例概要說明半導體裝置200。如圖所示，介電質接觸層堆疊260可包括多個應力誘導層230、233、234，如之前所解釋，其中每一個均可有高內應力位準在通道區域224內誘導期望的應變類型。例如，層230、233、234可代表應力誘導層展現2或更多GPa的高壓縮應力。在其他情況下，層230、233、234可代表拉伸應力的介電質材料。如之前所解釋，在層230、233、234之各自一個沉積之前，可在層230、233、234各自二者之間，提供層間介電質材料，例如材料250A、250B以減少表面地形。此外，在某些說明實施例中，可提供一最後層250C具有與在已為眾所接受之接觸層堆疊中相似的材料特性，因此提供與傳統製程策略高度之相容性。
對於層234的沉積，應用如之前所解釋之關於層230、233相同的標準。相似地，如上述層250B及250C可基於增強間隙填充能力的沉積技術形成。之後，可繼續進一步製程進行層堆疊260之平坦化，例如基於上述製程，隨後進行圖案化製程以形成接觸開口251(第2h圖)。在此情況下，可交替執行各自之蝕刻製程262(第2f圖)及263(第2g圖)以圖案化層250C、250B和250A及層234、233和230中各自一層。在其他說明實施例中，可使用第一蝕刻製程其在應力誘導層和層間電介質材料之間實質上不具選擇性，其中，在預先定義的蝕刻時間之後，蝕刻化學可為之改變以對於層250B、250A的材料或者層233、230的材料得到高度的蝕刻選擇性，從而使能有效控制剩餘的蝕刻製程。因此，在此情況下，可進行一有效率的蝕刻製程向下蝕刻至堆疊260的指定深度，隨後藉由切換為高度具選擇性的蝕刻方法以基於至少一種蝕刻停止材料繼續蝕刻製程而可獲得高度之可控制性和均勻性。051
在其他說明實施例中，蝕刻指示材料可併入其中位在一較低之材料層裡，例如層233或250A，以提供一顯著的終點(endpoint)偵測信號，其中，適度低選擇性蝕刻製程的蝕刻前部(front)釋放對應的蝕刻指示物種。在其他說明實施例中，蝕刻指示物種可在完成層堆疊260以後併入，因而提供蝕刻指示材料實質上均勻的高度位準，藉此當到達指定的蝕刻深度時，提供一代表性的信號。之後，可基於一個或多個蝕刻停止層，例如層230、233，繼續切換為一具選擇性的蝕刻方法，例如，當均勻的高度位準是在層250B和234之內時。雖然在堆疊260中可提供多個不同的材料層，然而可提供高度之可控制性，獲得高效率的圖案化系統。此外，由於多個高應力層(例如層230、233、234)，甚至另外增加數量的應力材料可沉積於電晶體220上，甚而對於高度按比例縮小的半導體裝置，由於顯著的表面地形而對每一種高應力材料需要適度之薄層厚度。
參見第3a至3e圖，現在將描述進一步之說明實施例，其中，不同的裝置區域可接受不同內應力大小和/或類型之應力介電質材料，以提高一種類型電晶體的效能，而實際上不致負面影響其他類型電晶體或者個別提高兩種類型電晶體的效能。
第3a圖概要說明半導體裝置300，包括基體301有一半導體層302形成於其上。此外，第一電晶體320A，可形成於第一裝置區域上，以及第二電晶體320B，可形成於第二裝置區域上，可代表不同類型的電晶體，在通道區域324需要不同類型的應變以便個別提高電晶體320A、320B的效能。如之前所解釋之半導體裝置100和200，電晶體320A、320B，屬不同之類型，可包括閘極電極結構321，可能結合間隔件結構322，並且可有側向圍繞通道區域324之汲極和源極區325。應注意到電晶體320A、320B，雖然顯示相同的組構，但可能代表不同導電性類型之電晶體或具有不同的操作行為的電晶體，因此在各自通道區域324內要求不同大小或類型的應變。例如，電晶體320A可代表一個或多個的P-通道電晶體，而電晶體320B可代表一個或多個的N-通道裝置。此外，關於其他元件，亦即基體301和半導體層302，應用如之前所解釋的同樣標準。裝置300可進一步包括第一應力誘導層330A，組構於電晶體320A的通道區域324中誘導第一類型的應變，同時在此階段可提供第二層330B，其在一說明實施例中代表應力誘導層產生應變以提高電晶體320B的效能。在其他情況下，層330B可代表實質上的應力中性層(stress-neutral layer)。如同之前在提到材料250A時所解釋之在層330A、330B之上，提供第一層間電介質材料350A，例如二氧化矽的形式以提供增加的間隙填充能力和適當的厚度。此外，在第一和第二電晶體320A、320B上形成進一步的應力誘導層333，其中，在實施例中顯示，層333可有高內應力以便進一步提高第一電晶體320A在通道區域324的應變。
如第3a圖所示的半導體裝置300可基於以下製程形成。在基於已為大家接受的技術形成電晶體320A、320B之後，可由傳統雙應力襯底方法形成層330A、330B，如之前所解釋之參見第1a至1c圖，然而，其中各自應力材料的厚度可選擇以符合各自沉積技術之間隙填充的能力，藉以降低產生空隙或接縫的可能性，則與關於第1a至1c圖所描述者相反。在其他說明實施例中，層330B可代表實質之應力中性層，層330A可形成於電晶體320A、320B兩者上，且隨後其內應力位準可藉由第二電晶體320B上的離子植入予以減少或鬆弛。爾後，可基於以前所解釋的製程策略形成材料350A，接著如上所解釋之沉積層333。為了減少在第二電晶體320B上層333的負面衝擊，可進行離子植入製程以顯著降低或鬆弛在電晶體320B上的應力。
第3b圖概要說明在進行對應的植入製程370期間的裝置300，該植入製程係基於各自植入遮罩371進行即當曝露第二電晶體320B時覆蓋第一電晶體320A。植入製程可基於任何適當的物種進行，例如氙，所使用製程參數之選擇較不重要，因為層350A代表緩衝材料，當代表高應力的層，例如拉伸應力的材料時，可實質上抑制層330B任何不需要的滲透(penetration)。之後，可繼續進一步製程，例如，藉由進一步層間介電質材料的沉積，作為各自接觸層堆疊的最後材料，或者藉由交替沉積層間介電質材料和高應力材料，同時基於植入製程(如製程370)各自鬆弛在第二電晶體320B上的高應力材料。
第3c圖概要說明根據進一步說明實施例之半導體裝置300，其中，製程370可代表為用於移除層333曝露部分之蝕刻製程，其中，在第二電晶體320B上的材料350A可用作蝕刻停止材料。因此，根據這種組構，可形成進一步的緩衝材料(例如層間介電質材料)，隨後為設計用於提高第二電晶體320B效能之高應力材料的沉積。第3c圖概要說明在上述的製程序列之後的半導體裝置300，且包括選擇性形成於第一電晶體320A上的層333，隨後為層間介電質材料350B和高度應力層333B。
第3d圖概要說明在更進一步的製造階段的半導體裝置300。如圖所示，可在第一電晶體320A上選擇性移除應力材料333B，例如，可藉由使用材料350B作為蝕刻停止材料具有選擇性的蝕刻製程而達成。因此，第一電晶體320A包括應力層330A、333，而第二電晶體320B包括應力或中性層330B和333B。應注意到可提供所有層330A、330B、333、333B適當的厚度以顧及沉積技術(亦即PECVD技術)的間隙填充的能力，而材料350A和350B則提供層333和333B沉積鬆弛的表面地形。爾後，如前述，可繼續進一步的製程，例如，藉由沉積對應接觸層堆疊的最後層或藉由形成進一步層間介電質材料及沉積進一步之應力誘導層繼續隨後的進一步層間介電質材料的沉積。
第3e圖係根據進一步之說明實施例概要說明半導體裝置300。如圖所示，裝置可包括層330A、330B，分別可代表誘導第一類型應變之高應力材料和誘導第二類型應變之高應力材料，其中如之前解釋，層330B也可代表實質上的應力中性材料。此外，層350A可形成於第一和第二電晶體320A、320B上，隨後為應力誘導層333和進一步之層間介電質材料350B。並且，可提供進一步的應力誘導層334。應注意到，在該實施例中顯示，層333、334可有一內應力位準用以提高可代表P-通道電晶體之第一電晶體320A的效能。在其他情況下，層333、334之設計可用於提高第二電晶體320B的效能。而且，在植入製程373期間，可提供植入遮罩372，當曝露第二電晶體320B時，覆蓋第一電晶體320A。
應注意到可基於如之前解釋的製程策略形成層333和334以便顧及對應沉積技術之各自間隙填充的能力。在離子植入373期間，可針對特定的植入物種選擇適當的製程參數，例如植入能量和劑量以在層333、334曝露的部分獲得顯著的應力鬆弛。因而，可顯著減少這些層對電晶體320A的負面衝擊。因此，層333、334的曝露的部分可基於單一植入步驟達成鬆弛或應力的減輕，從而減少整體製程的複雜度。應注意到製程參數(如植入的能量)是較不重要的，因為，如果以高應力材料的形式提供，材料350A可代表高效率的緩衝材料以減少對層330B的應力鬆弛作用。
所以，本發明係與在電晶體元件上可提供增量之高應力材料的技術和半導體裝置相關，甚而針對複雜之表面幾何，可基於具有提高間隙填充能力的沉積技術交替沉積高應力的材料和層間介電質材料。因此，在沉積中間介電質材料以後，高應力的材料可在較不嚴密的表面條件下被沉積，從而減少產生空隙或其他缺陷的可能性，然而，總體而言，提供了增量之高應力材料。在本文中揭露的原則也可被應用於不同的裝置區，其中，各自電晶體元件可能需求不同類型或大小的應變。為此，可結合應力鬆弛和/或一個或多個的個別應力誘導層的選擇性移除與適當應力介電質材料的沉積，以便個別提高不同電晶體類型的效能或至少當顯著提高一個電晶體類型的效能時不致實質上負面影響另一個電晶體。例如，可基於兩個或更多個帶有中間介電質材料(例如二氧化矽)的應力介電質層提供適度的高壓縮應力，因而顯著提高P-通道電晶體的效能，且仍然提供與傳統策略高度之相容性。此兩個或更多個的應力誘導層可有效用作蝕刻停止材料，從而亦提高在最後的接觸層堆疊中形成接觸開口之各自製程的可控制性。
以上所揭露的特殊實施例僅是說明，本領域具有通常技藝者在具有本文所教示的利益後，本發明可以不同但等效的方式修改和實施。例如，以上被提出的製程步驟可按不同的順序執行。而且，除了以下描述的申請專利範圍以外，沒有意圖對本文所示的結構或設計之細節設限。因此很顯然的以上所揭露的特殊實施例可變更或修改，並且所有此類變化被視為在本發明的範圍和精神之內。因此，本文所尋求的保護範圍係如以下提出之申請專利範圍。
100．．．半導體裝置
101．．．基體
102．．．矽基層之半導體層
103．．．抗蝕劑遮罩
104．．．抗蝕劑遮罩
105．．．蝕刻製程
120A．．．第一裝置區
120B．．．第二裝置區
121．．．閘極電極
122．．．側壁間隔件結構
124．．．對應通道區域
125．．．汲極和源極區
130．．．第一介電質層(氮化矽層)
131．．．蝕刻指示層(二氧化矽層)
132．．．接縫
132A．．．空隙
140．．．第二介電質層
150．．．介電質材料
151．．．接觸開口
200．．．半導體裝置
201．．．基體
202．．．結晶半導體層
220．．．電晶體
221．．．閘極電極結構
222．．．側壁間隔件
224．．．通道區域
225．．．汲極和源極區
225A．．．接觸區域
230．．．應力誘導層
230T．．．厚度
233．．．應力誘導層
233T．．．厚度
234．．．應力誘導層
250A．．．層間介電質材料
250B．．．層間介電質材料
250C．．．層間介電質材料
250T．．．厚度
250U．．．厚度
251．．．接觸開口
253．．．平坦化製程
260．．．堆疊
261．．．蝕刻遮罩
261A．．．開口
262．．．蝕刻製程
263．．．蝕刻步驟
301．．．基體
302．．．半導體層
320A．．．電晶體
320B．．．電晶體
321．．．閘極電極結構
322．．．側壁間隔件結構
324．．．通道區域
325．．．汲極和源極區
330A．．．應力誘導層
330A．．．應力層
330B．．．應力誘導層
333．．．應力誘導層
333．．．應力誘導層
333B．．．應力層
334．．．應力誘導層
350A．．．層間電介質材料
350B．．．層間電介質材料
370、373．．．植入製程
371、372．．．植入遮罩
本發明揭露內容可藉由參考以下描述與附圖說明加以瞭解，其中，相似的元件符號代表相似的元件，其中：
第1a至1c圖概要說明根據傳統技術之在各種製造階段期間形成不同的應力接觸蝕刻停止層時半導體裝置的橫截面圖，其中，半導體裝置包含密集間隔的電晶體元件；
第2a至2h圖概要說明根據說明實施例之包含一個或多個電晶體元件之半導體裝置的橫截面圖，其中，多個應力介電質材料(如接觸蝕刻停止層)與中間介電質材料形成於其上；
第2i圖概要說明根據更進一步說明實施例之半導體裝置的橫截面圖，包含藉由基於具高間隙填充能力之沉積技術形成之層間介電質材料而分開之多個應力誘導層；
第3a至3b圖概要說明根據進一步說明實施例之半導體裝置的橫截面圖，包含不同類型的電晶體元件，應力誘導層與中間介電質材料形成於其上，其中，在一種類型電晶體上之應力誘導層的負面衝擊可予降低；
第3c至3d圖概要說明根據其他說明實施例之半導體裝置在製造序列期間的橫截面圖，用於在不同類型的電晶體之上形成不同的應力誘導層與各自中間介電質材料；
第3e圖概要說明根據更進一步說明實施例之半導體裝置，包括不同類型的電晶體，其中，在一個電晶體類型上，可以對多個應力誘導層進行內應力之鬆弛作用。
200．．．半導體裝置
201．．．基體
202．．．結晶半導體層
221．．．閘極電極結構
224．．．通道區域
225．．．汲極和源極區
230．．．應力誘導層
233．．．應力誘導層
234．．．應力誘導層
250A．．．層間介電質材料
250B．．．層間介電質材料
250C．．．層間介電質材料
260．．．堆疊

Claims (23)

  1. 一種製造半導體裝置之方法，包括：在形成於基體上的第一電晶體之上形成第一應力誘導層，該第一應力誘導層在該第一電晶體的通道區域中產生第一類型的應變；在設置於該第一電晶體之上之該第一應力誘導層之上形成第一層間介電質材料，其中，該第一層間介電質材料的平均厚度大於該第一應力誘導層的厚度；在設置於該第一電晶體之上之該第一層間介電質材料之上形成第二應力誘導層，該第二應力誘導層在該第一電晶體的該通道區域中產生該第一類型的應變；在該第二應力誘導層之上形成第二層間介電質材料；以及使用該第一和第二應力誘導層作為蝕刻停止層，以在該第一和第二層間介電質材料中形成接觸開口。
  2. 如申請專利範圍第1項之方法，其中，該第一和第二應力誘導層係由具有第一間隙填充能力的第一沉積技術所形成，並且該第一和第二層間介電質材料係由具有高於該第一間隙填充能力的第二間隙填充能力的第二沉積技術所形成。
  3. 如申請專利範圍第2項之方法，其中，該第一和第二應力誘導層係由電漿增強化學氣相沉積技術所形成，藉以形成含矽和含氮的介電質材料。
  4. 如申請專利範圍第2項之方法，其中，該第一和第二層間介電質材料係由基於TEOS(原矽酸乙酯)的熱化學氣相沉積技術和高密度電漿增強化學氣相沉積技術中的其中一者所形成。
  5. 如申請專利範圍第1項之方法，復包括在該第二層間介電質材料之上形成第三應力誘導層，以及在該第三應力誘導層之上形成第三層間介電質材料，該第三應力誘導層在該通道區域中產生該第一類型的應變。
  6. 如申請專利範圍第5項之方法，其中，使用該第三應力誘導層作為蝕刻停止層，以在該第三層間介電質材料中形成該接觸開口。
  7. 如申請專利範圍第1項之方法，復包括在第二電晶體之上形成該第二應力誘導層，並且選擇性地減少位在該第二電晶體上的一部分之上的該第二應力誘導層的應力位準。
  8. 如申請專利範圍第1項之方法，復包括自第二電晶體之上選擇性地移除該第二應力誘導層，在該第二電晶體之上形成進一步的應力誘導層，該進一步的應力誘導層在該第二電晶體的通道區域中產生第二類型的應變，其中，該第二類型的應變與該第一類型的應變不同。
  9. 如申請專利範圍第1項之方法，復包括在第二電晶體之上形成該第一應力誘導層，並且選擇性地減少位在該第二電晶體之上的該第一應力誘導層的一部分中的 應力位準。
  10. 如申請專利範圍第1項之方法，復包括在第二電晶體之上形成該第一應力誘導層，自該第二電晶體之上選擇性地移除該第一應力誘導層，以及在該第二電晶體之上形成另一個應力誘導層，該另一個應力誘導層在該第二電晶體中產生第二類型的應變，該第二類型的應變與該第一類型的應變不同。
  11. 如申請專利範圍第1項之方法，其中，該第一應力誘導層的厚度大約為100奈米或更小。
  12. 如申請專利範圍第11項之方法，其中，該第二應力誘導層的厚度大約為100奈米或更小。
  13. 如申請專利範圍第1項之方法，其中，該第一和第二應力誘導層中的至少其中一者包括矽和碳。
  14. 一種製造半導體裝置之方法，包括：在第一電晶體之上形成兩個或更多個第一應力誘導層，該兩個或更多個第一應力誘導層在該第一電晶體的通道區域中產生第一類型的應變；在該兩個或更多個第一應力誘導層的各自二者之間形成層間介電質材料，其中，該層間介電質材料的平均厚度大於在形成該層間介電質材料之前所形成的該兩層或更多層應力誘導層之第一層之厚度；以及形成連接至該第一電晶體的接觸開口，該接觸開口延伸通過該層間介電質材料和該兩個或更多個第一應力誘導層。
  15. 如申請專利範圍第14項之方法，復包括在第二電晶體之上形成至少一個第二應力誘導層，該至少一個第二應力誘導層在該第二電晶體的通道區域中產生第二類型的應變，該第二類型的應變與該第一類型的應變不同。
  16. 如申請專利範圍第14項之方法，復包括在第二電晶體之上形成該兩個或更多個第一應力誘導層中的至少其中一者，並且選擇性地減少位在該第二電晶體上的該至少一個第一應力誘導層的一部份中的應力位準。
  17. 如申請專利範圍第14項之方法，其中，形成該接觸開口包括進行兩個或更多個蝕刻製程，用以圖案化位於該兩個或更多個第一應力誘導層的各自二者之間的該層間介電質材料的各自部分，並且使用該兩個或更多個應力誘導層中的每一個作為蝕刻停止層。
  18. 一種半導體裝置，包括：第一應力誘導層，係置於第一電晶體之上，並且在該第一電晶體的通道區域中產生第一類型的應變；第一層間介電質材料，係形成在該第一應力誘導層之上及該第一電晶體之上，其中，該第一層間介電質材料的平均厚度大於該第一應力誘導層的厚度；第二應力誘導層，係形成在該第一層間介電質材料之上及該第一電晶體之上，並且在該通道區域中產生該第一類型的應變；第二層間介電質材料，係形成在該第二應力誘導 層之上及該第一電晶體之上；以及接觸元件，係延伸通過該第一和第二層間介電質材料以及該第一和第二應力誘導層，該接觸元件係連接至該第一電晶體的接觸區域。
  19. 如申請專利範圍第18項之半導體裝置，其中，該第一和第二應力誘導層包括矽以及氮和碳中的至少其中一者。
  20. 如申請專利範圍第18項之半導體裝置，其中，該第一和第二層間介電質材料包括二氧化矽。
  21. 如申請專利範圍第18項之半導體裝置，復包括第二電晶體，其中，係在具有減少的內應力位準的該第二電晶體之上形成該第一和第二應力誘導層。
  22. 如申請專利範圍第18項之半導體裝置，復包括第二電晶體和至少一個第三應力誘導層，該第三應力誘導層在該第二電晶體的通道區域中產生第二類型的應變，該第二類型的應變與該第一類型的應變不同。
  23. 如申請專利範圍第18項之半導體裝置，其中，該第一電晶體的閘極長度大約為50奈米或更小。
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