TWI506731B - 對接觸等級之緊密間隔電晶體中的介電材料加以圖案化之具有縮減厚度的蝕刻終止層 - Google Patents

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Description

對接觸等級之緊密間隔電晶體中的介電材料加以圖案化之具有縮減厚度的蝕刻終止層
本揭示發明大致上係關於積體電路領域，而尤係關於基於形成在電晶體上方用來於不同電晶體類型之通道區中產生不同類型之應變之受應力介電層之場效電晶體(field effect transistor)和製造技術。
積體電路典型上係由位於給定的晶片區域上依照特定的電路佈局之大量電路元件組成，其中，於複雜的電路中，場效電晶體代表一個主要的電路元件。一般而言，目前對於先進的半導體裝置係正實施有複數種製程技術，其中，對於基於場效電晶體之複雜電路(譬如微處理器、儲存晶片等等)，有鑑於操作速度及/或電力消耗及/或成本效益之優越特性，CMOS技術現為最有前景的其中一種方法。於使用CMOS技術製造複雜積體電路的期間，數百萬個互補式電晶體，亦即，N通道電晶體和P通道電晶體係形成於包含結晶半導體層之基板上。場效電晶體，無關於是否為N通道電晶體或P通道電晶體，其包括由高度摻雜汲極和源極區之界面所形成之所謂PN接面，且具有設置在該汲極和源極區之間的逆向摻雜或微弱摻雜通道區。
通道區之導電率，亦即，導電通道之電流驅動能力，係藉由形成在通道區上方並且藉由薄絕緣層與該通道區分開之閘極電極所控制。通道區(因施加適當的控制電壓至閘極電極所形成之導電通道)之導電率取決於摻雜物濃度、主要電荷載子之移動率、於電晶體寬度方向之通道區之給定延伸、源極和汲極區之間之距離(亦稱之為通道長度)。因此，結合基於施加控制電壓於閘極電極而於絕緣層下方快速創造導電通道之能力，通道區之導電率實質決定MOS電晶體之性能。於是，減少之通道長度，以及相關之通道電阻率之降低，可為用以增加積體電路操作速度之主要設計準則。
然而，電晶體尺寸之縮減涉及複數個必須解決之相關問題，以免不當地抵銷了藉由穩定地縮減MOS電晶體之通道長度所獲得的優點。與閘極長度縮減有關之一個問題是發生所謂的短通道效應，該短通道效應可能造成通道導電率之可控制性下降。短通道效應可以藉由某些設計技術抵銷，然而，其中一些設計技術可能伴隨著通道導電率下降，從而部分地抵銷藉由縮減關鍵尺寸所獲得的優點。
有鑑於此種情況，已提出不僅藉由縮減電晶體尺寸，且亦藉由增加給定通道長度之通道區中電荷載子移動率而增強電晶體元件之裝置性能，藉此增加電流驅動能力，並因此增強電晶體之性能。舉例而言，可以例如藉由在通道區中創造拉張或壓縮應變而修改通道區中之晶格結構，其分別導致電子和電洞移動率之變動。舉例而言，於具有標準結晶圖組構之矽層之通道區中創造拉張應變可以增加電子之移動率，其轉而可以直接轉化成對應之N型電晶體導電率增加。另一方面，於通道區中壓縮應變可以增加電洞的移動率，藉此提供增強P型電晶體性能之可能性。
於此方面，一個有效方法係藉由調整形成在基本電晶體結構上方之介電層堆疊之應力特性，使得能夠在不同電晶體元件之通道區內創造所期望之應力條件。介電層堆疊通常包括一個或更多個介電層，該等介電層可能會位於接近電晶體，且其亦可用以控制各自的蝕刻製程以形成接觸開口至閘極和汲極及源極端。因此，能夠藉由個別地調整這些層之內部應力(該等層亦可稱為接觸蝕刻終止層)，且藉由將具有內部壓縮應力之接觸蝕刻終止層定位於P通道電晶體上方，同時將具有內部拉張應力之接觸蝕刻終止層定位於N通道電晶體上方來完成通道區中機械應力之有效控制(亦即，有效的應力操控)，藉此於個別通道區中分別創造壓縮和拉張應變。
通常的情況是，接觸蝕刻終止層係藉由電漿輔助化學氣相沉積(PECVD)製程而形成於電晶體上方(亦即，閘極結構和汲極及源極區上方)，其中，例如，由於氮化矽相對於二氧化矽之高蝕刻選擇性而可使用氮化矽，而二氧化矽為已建立完善之層間介電材料。再者，PECVD氮化矽可以高本徵應力(intrinsic stress)進行沉積，例如，高達二十億帕(2GPa)或明顯較高之壓縮應力和高達十億帕或明顯較高之拉張應力，其中可以藉由選擇適當的沉積參數而有效地調整本徵應力之類型和大小。舉例而言，離子轟擊、沉積壓力、基板溫度、氣體流率等等代表可用來獲得所期望之本徵應力之個別參數。
如將參照第1a至1c圖之詳細說明，於兩種類型應力層之形成期間，當裝置尺寸藉由使用45nm技術甚至進一步先進方法而漸漸微縮尺寸時，由於所涉及之共形沉積能力(conformal deposition capability)沉積製程係受限的，習知的技術效率可能下降，如此可能造成於用來圖案化受應力層和形成接觸開口的後續製程步驟期間個別的製程不一致性。
第1a圖示意地顯示半導體裝置100於用來在第一裝置區120A和第二裝置區120B上方形成誘發應力層之某一製造階段的剖面圖。通常表示個別電晶體元件之第一和第二裝置區域120A、120B可以形成在基板101上方，該基板101包括半導體層102(譬如矽基層)，若考慮使用絕緣體上覆矽(silicon-on-insulator，SOI)組構則該半導體層102可以藉由適當的埋置絕緣層而與基板101分離。於所示例子中，第一和第二裝置區域120A、120B可以包括具有依照所考量之技術設計規則之橫向距離之複數個電晶體元件。於第一和第二裝置區域120A、120B中之電晶體可以包括形成在個別閘極絕緣層123上之閘極電極121，該閘極絕緣層123分離閘極電極121與對應的通道區124，且該通道區124橫向位於個別汲極/源極區125之間。再者，側壁間隔件結構122可以形成在閘極電極121之側壁上。通常的情況是，金屬矽化物區(未顯示)可以設置於汲極和源極區125和閘極電極121以增強這些區域的導電率。半導體裝置100可以代表先進的裝置，於此裝置中關鍵尺寸(譬如閘極長度，亦即第1a圖中閘極電極121之水平延伸)，可以是約50nm或明顯較少。因此，個別電晶體元件間之距離，亦即，緊密間隔之電晶體元件之相鄰側壁間隔件結構122間之橫向距離(如裝置區120B中所示)可以是約100nm或者甚至更少。
應該了解到，如果有必要，第一和第二裝置區120A、120B可以藉由適當的隔離結構(未顯示)而分離。再者，於第1a圖所示之製造階段中，包括例如高本質拉張應力之氮化矽層130形成在第一和第二裝置區120A、120B上方，接著是由氮化矽所組成之蝕刻指示層131。應該了解到，若有必要，蝕刻終止層(譬如具適當厚度和密度之二氧化矽層)可以設置於氮化矽層130及於第一和第二裝置區120A、120B中之個別電晶體元件間。當圖案化層130時，蝕刻指示層131通常設置有充份之厚度，以於稍後階段終止蝕刻製程、或者提供明確的末端偵測訊號。也就是說，與二氧化矽反應之氮化矽蝕刻化學造成特定之電漿環境，該環境可以由標準偵測技術所偵測。通常，蝕刻指示物層131之厚度大約選擇為20nm或更多，藉此提供遍及基板之充分的蝕刻終止能力，以便可靠地控制個別蝕刻製程。於一些方法中，蝕刻指示層131於氮化矽層130之圖案化期間可以用作為硬遮罩。
從第1a圖可明白，由於鄰接電晶體元件間之間距縮減，氮化矽層130可能必須沉積以適當的低厚度以考慮沉積製程之間隙填滿能力，因為，當電晶體元件之間之間距也許是氮化矽層130之厚度的二倍量級時，受限的共形填滿性能可能造成對應的缺陷，譬如空隙。
再者，於此製造階段中，半導體裝置100可以包括光阻遮罩103，該光阻遮罩103曝露第一裝置區120A，同時覆蓋該第二裝置區120B。於此情況，可以假定可適當地選澤氮化矽層130之本徵應力以增強於第二裝置區120B中之電晶體性能。
用來形成如第1a圖中所示之半導體裝置100之典型製作流程可以包括下列製程。可基於已建立完善之製程技術，包含先進的光學微影術、沉積、氧化作用和蝕刻技術，形成並圖案化閘極電極121和閘極絕緣層123。其後，可以基於已建立完善之沉積、非等向蝕刻製程及植入序列形成汲極和源極區125結合側壁間隔件結構122，以建立所希望之垂直和橫向摻雜劑濃度曲線。其後，如果有必要，可基於已建立完善之技術形成個別的金屬矽化物區。其次，如果有必要，可以形成對應之二氧化矽蝕刻終止層，並接著沉積氮化矽層130。於沉積氮化矽材料期間，個別的製程參數(譬如，載送氣體和反應氣體之合成物、基板溫度、沉積壓力尤其係於沉積期間之離子轟擊)，當用有關基本材料沉積時，可以明顯地影響最終獲得的材料本徵應力。於是，藉由選澤適當的參數值，可創造高度的本徵應力(譬如高達二十億帕(2GPa)和甚至更高之壓縮應力或高達十億帕或甚至明顯較高之拉張應力)以增強第一裝置區120A中之電晶體性能。由於在某種層厚度之上氮化矽沉積製程之共形性較不明顯，且對於可能發生於高度微縮裝置中的縱橫比增加(由在適當尺寸之閘極高度於緊密封裝之裝置區域減少鄰接電晶體元件之間減少之距離所引起)，如所示，選擇氮化矽材料之厚度以避免不規則，譬如空隙。於是，二氧化矽層131之沉積製程可能遭遇甚至更明顯的表面狀態，因此亦需要增強之間隙填滿能力，同時避免增加氧化物厚度和造成空隙。
於沉積二氧化矽層131後，可以基於已建立完善之光學微影術技術形成光阻遮罩103。接著，可以執行經適當設計的蝕刻製程以自裝置區域120A移除部分的層130和131。於對應之蝕刻製程期間，首先可以移除層131之二氧化矽材料，接著用選擇性蝕刻製程移除氮化矽層130之材料，其中如果有必要的話可以基於蝕刻終止層控制對應之蝕刻製程。
第1b圖示意地顯示於進一步前進之製造階段之半導體裝置100。如所示，第二介電層140可以形成在第一和第二裝置區120A、120B上方，其中由於用來形成高度受應力氮化矽材料之沉積製程之有限閘極填滿能力，以及於沉積層130、131期間預先創造之顯著表面狀態，空隙132可能出現於第二裝置區120B中。也就是說，於層130、131之沉積期間，可能增加裝置區120B中電晶體間之空間之縱橫比。於第二裝置區120B中之空隙132可能導致縮減之應力轉移機構，以及於後續製程期間降低蝕刻一致性，因此造成明顯的產率損失。
再者，於第1b圖所示之製造階段，於用以移除第二裝置區120B中層140之曝露部分之對應蝕刻製程105期間設置對應之光阻遮罩104以保護介電層140。
關於形成第二介電層140，可應用與先前關於層130之說明實質相同的準則。因此，於層140沉積期間，可以適當的方式調整個別製程參數，使得能夠獲得所期望之高本徵應力。於複雜的應用設備中，亦即，於特徵尺寸約50nm和更少之半導體裝置中，用來形成層140之沉積製程之間隙填滿能力亦可以扮演用於蝕刻製程105之重要角色，這是因為結合於沉積層130、131期間產生之表面拓樸(surface topology)，實質完全移除層140之曝露部分會依於給定裝置幾何構形之後續沉積之沉積能力之故。由於空隙132之創造，會增加空隙附近之層140之厚度，其可能造成於製程105期間層140材料之非充分移除。於是，空隙132可能於製程105後仍保持著，因此由於接觸故障而於進一步處理期間進一步造成產率損失的增加。
第1c圖示意地顯示於進一步製造階段之裝置100，其中對應之層間介電材料150(例如由二氧化矽組成)可以形成在第一和第二介電層130、140上方。介電材料150可以基於已建立完善之技術而形成，譬如基於TEOS、PECVD、等等次大氣壓沉積製程，如果有必要的話，可以接著實施個別平坦化製程。其後，可以形成個別接觸開口151，於某些情況，例如於緊密隨機存取記憶體(random access memory,RAM)區，該等接觸開口151可以連接至位於個別緊密間隔電晶體間之區域之裝置層。於是，對應之空隙132亦可能影響對應之製程，因此造成較不可靠的接觸或者甚至完全的接觸故障。
因此，根據進一步之裝置微縮，用於高本徵應力之介電材料之沉積製程之個別限制可能需要明顯縮減應力誘發層之層厚度，以符合於先進裝置幾何構形中所遭遇之縱寬比增加。然而，於此情況，由受應力介電材料所誘發之各自的應變亦可以明顯的減少，由此亦減少電晶體性能。
本揭示係針對可以避免，或至少減少上述之一個或更多個問題之影響之各種不同的方法和裝置。
下文提出本發明之簡單概述，以提供對於本文中所說明之某些態樣之基本了解。此概述並非本發明申請標的之廣泛的詳盡綜論，且並非意圖識別本發明之關鍵或重要元件，或意圖描繪本發明之範疇。其唯一目的是以簡化形式呈現本申請專利範圍標的之某些概念作為稍後更詳細說明之引言。
一般而言，本文中所揭示之標的內容係針對下述之問題：於使用高受應力介電層於半導體裝置之接觸層級的應變誘發機構中圖案化接觸開口的期間，由於非一致性會引起高度微縮化電晶體之產率損失增加。欲達此目的，可以提供一種技術，相較於藉由沉積技術形成蝕刻終止層的習知策略，於形成蝕刻終止層之後，本技術於沉積第一應力誘發層之後可以使表面地貌保持較不嚴苛。對於此目的，可以省略蝕刻終止材料之沉積，並且可以藉由電漿處理之方式於氧化作用環境中提供有效的蝕刻控制或蝕刻終止材料，以提供先前沉積之介電材料之氧化表面部分，該先前沉積之介電材料相較於習知由沉積技術所形成之蝕刻終止材料具有明顯的減少厚度。於是，藉由提供具有縮減厚度之蝕刻終止或蝕刻控制材料，緊密間隔電晶體元件間之間距之縱寬比可以藉由相較於習知技術之縮減量而增加，同時相較於習知技術電漿處理之“一致性”之程度可以同時提升，因此當相較於一般所使用之沉積技術時，亦減少於蝕刻步驟或蝕刻控制材料中造成表面不規則之機率。因此，相較於習知策略，進一步的介電材料能夠以緩和之表面狀況來進行沉積，藉此亦減少造成與沉積相關之不規則(譬如空隙)之機率，其可因此轉化成於第二介電材料之圖案化期間所減少之產率損失，而該第二介電材料可以藉由使用氧化之表面部分作為有效的蝕刻終止或蝕刻控制材料而有效地移除。於此方式，雙應力襯裏方法之可應用性可以擴展至包括具有50nm和明顯更小閘極長度之電晶體元件之裝置世代。
揭示於本文中之一個例示方法包括在半導體裝置之第一和第二電晶體上方形成第一介電層。該方法復包括藉由應用氧化電漿環境以氧化第一介電層之表面而至少在第一電晶體上方之第一介電層上形成蝕刻終止層。再者，移除該第二電晶體上方之第一介電層且在第二電晶體上方和剩餘之蝕刻終止層上形成第二介電層。此外，本方法包括藉由使用蝕刻終止層作為蝕刻終止而自該第一電晶體上方選擇性地移除第二介電層。
本文中所揭示之另一例示方法包括在複數個第一電晶體和複數個第二電晶體上方沉積第一應力誘發層。再者，氧化第一應力誘發層之表面部分以形成蝕刻控制層。該方法額外包括自該複數個第二電晶體上方選擇性地移除第一應力誘發層和蝕刻控制層，並且在該第一和第二電晶體上方形成第二應力誘發層。再者，該方法包括藉由實施移除製程並且使用蝕刻控制層控制該移除製程，而自該複數個第一電晶體上方選擇性地移除第二應力誘發層。
本文中所揭示之一個例示半導體裝置包括複數個第一電晶體和第二電晶體。再者，第一介電層形成在該複數個第一電晶體之閘極電極結構上方和其間，其中該第一介電層誘發第一電晶體中之第一類型應變，並且具有氧化之表面部分。半導體裝置復包括形成在第二電晶體上方之第二介電層，且該第二電晶體誘發第二電晶體中之第二類型應變，其中該第二類型應變不同於第一類型應變。最後，該半導體裝置包括形成在氧化表面部分和該第二介電層上之層間介電材料。
以下將說明本發明之各種示範實施例。為求簡明，本說明書並未說明實際實施之所有特點。當然應了解到，在任何此種實際實施例的發展中，須作出多個針對實施之決定以達到開發者特定的目標，譬如符合系統相關以及商業相關之限制，且該些限制將隨著各個實作而變化。另外，將了解到，雖然該發展之努力可能複雜且費時，但是在了解本發明之揭露內容後熟悉該項技藝者所作的努力僅為慣例性的工作。
現將參考附加圖式來說明本發明。各種結構、系統及裝置僅為了說明之目的示意地繪示於圖式中，以免由熟悉此項技術者已熟知之細部模糊了本發明。不過，本發明之例示範例仍包含附圖說明與解釋。應以熟悉該項技藝者所認定之意義來了解與解釋本文中的字彙與詞語。於本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係意指與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之意義時，本說明書將會直接且明確的提供其定義。
一般而言，本文中所揭示之標的內容係基於用以提供受應力介電材料於基本電晶體結構上方之技術(譬如雙應力襯裏方法)來提供方法和半導體裝置，其中，於沉積第一應力誘發材料後，可以基於較少缺失之表面地貌而沉積該第二應力誘發材料，相較於習知之策略，藉由提供縮減厚度且增強共形特性之蝕刻終止或蝕刻控制材料，藉此減少造成空隙和其他與沉積相關之表面不規則之可能性，於習知策略中，該空隙和表面不規則可能造成產率損失增加及/或降低裝置性能。可藉由使用製程技術提供其本身增強之共形性能，同時亦以二氧化矽基化合物之形式提供高度緊密且有效的蝕刻終止材料，而完成蝕刻終止或蝕刻控制材料之厚度縮減和共形性能增強。對於此目的，可以建立電漿環境以有效地氧化先前沉積之介電材料之表面部分，且該介電材料可以由氮化矽組成，藉此以高度可控制方式獲得具所期望之氧化物表面部分之層厚度值，同時額外地該材料特性可以縮減之厚度提供充分的蝕刻終止或蝕刻控制能力，該厚度可能約為10nm或更少。因此，以蝕刻終止或蝕刻控制材料形式而形成之氧化物表面部分，於複雜半導體裝置中緊密間隔閘極電極結構間的間距相較於習知的沉積製程可以縮減，藉此得到相較於習知策略係增加較少程度的縱橫比。因此，可以較不嚴苛之製程條件來實施進一步受應力介電材料之後續沉積，且可以獲致增強之產率和性能。
此外，於一些例示態樣中，可以藉由提供指示物種而增強個別蝕刻製程之控制能力，該指示物種可以適當地加入氧化物表面部分以提供明顯的末端偵測訊號。例如，可以使用適當的佈植或電漿處理技術，以便在氧化先前沉積之介電材料之表面部分之前或之後加入個別指示物種，其中甚至可以使用非常“異質”之物種，譬如金屬等，以便在獲得有效可偵測之末端偵測訊號的同時僅需要較小濃度之指示物種。以此種方式，可以將藉由加入指示物種之製程所引起之任何影響維持於低程度，同時仍然提供增強之蝕刻製程控制能力。
再者，於本文中所揭示的其他例示態樣中，該第一介電材料可以與蝕刻終止材料結合形成，且該蝕刻終止材料至少可以根據氧化電漿環境而局部地獲得，亦藉此減少整體介電層堆疊中非應力誘發介電材料之數量，其中，於一些例示實施例中，氧化電漿處理可以限制於裝置區域，於該區域中甚至可移除蝕刻終止材料而不會引起下方材料的明顯損害。
第2a圖示意地顯示半導體裝置200之剖面圖，該半導體裝置200可以包括基板201且其上形成有半導體層202。於半導體層202中，可以設置複數個第一電晶體220A和一個或更多個第二電晶體220B，其中該第一電晶體220A可以代表緊密間隔之電晶體元件，例如可以代表現代CPU(中央處理單元)之RAM區域、記憶體裝置等等。第一和第二電晶體220A、220B可以包括形成在通道區域224上方之閘極電極結構221，且該通道區224係由汲極/源極區225橫向封閉。電晶體220A和220B可以具有相同或類似之組構(如參照裝置100之說明)。閘極電極可以具有約50nm和更少(例如30nm和更少)之閘極長度221L，如同可能依照45nm技術節點之半導體裝置之情況。因此，緊密間隔電晶體220A之相鄰閘極電極結構221間之間隔距離可以是數百奈米或更少，其中實際的間距可以藉由個別側壁間隔件222之寬度和組構決定。舉例而言，對於高度複雜之裝置而言，相鄰間隔件結構間之距離可以是100nm或更少。
半導體裝置200可復包括例如如前所述由氮化矽所組成之應力誘發介電層230，其中層230可以具有任何適當之內部應力等級以便於一種類型之電晶體220A和220B之通道區中誘發所期望類型之應變。舉例而言，於所示實施例中，可以假設電晶體220A可以代表N通道電晶體，而同時電晶體220B可以代表P通道電晶體。可以進一步假設，層230係經設置以增強電晶體220A之性能。於此情況，層230可以呈現高的內部拉張應力等級，且可能導致電晶體性能增強，如前所說明。應該了解到，於其他情況，可以設置層230以便呈現高壓縮應力等級以增強電晶體220B之性能。再者，若有必要，可以設置由二氧化矽組成之蝕刻終止層233，該蝕刻終止層233可以具有適當的厚度和密度以當於稍後製造階段移除層230時適宜地保護例如電晶體220B之下方材料層。
關於目前所述之任何製造技術和特性及組件，可以參照有關裝置100之說明且因此可以於此省略其他的詳細說明。因此，在基於已建立完善之技術沉積層230之後，半導體裝置200可以曝露於氧化電漿環境250，且該氧化電漿環境250可以建立於任何適當的製程工具中，譬如沉積工具、電漿蝕刻工具等等。可以根據適當的製程狀況(譬如氧和其他載送氣體之流率)而建立電漿環境250，以便於該環境250中獲得所期望之製程壓力，依照整體壓力策略，該壓力範圍可以從數百毫陶爾(mTorr)至數毫陶爾。藉由實驗可獲得針對高受應力狀態之特定基礎材料(譬如氮化物)決定所期望之氧化率之適當製程參數，其中用以建立環境250之至少一個製程參數可以改變，並且可以監視對應之製程結果。同樣地，例如，可鑑於藉由創造用於環境250之各種製程狀況之材料樣品並且決定相關於可用來以圖案化介電材料之蝕刻配方之個別蝕刻率之抗蝕性，決定可能與電漿輔助環境250接觸之表面部分之材料特性，其中層230之氧化表面部分將用以作為蝕刻終止或蝕刻控制材料。再者，於一些例示實施例中，於建立環境250期間之整體製程溫度可以維持在可相容於如第2a圖中所示製造階段中的裝置200之材料特性之溫度範圍內。也就是說，經常地，金屬矽化物區域可以形成於電晶體220A、220B中，且該電晶體220A、220B於曝露於較高溫度之後可能經歷材料修正。於是，於一些例示實施例中，可以約400℃和較低溫度建立氧化電漿環境250。應了解到，個別製程溫度將理解為下述之溫度，亦即，可以於建立環境250期間施加於基板201之溫度，而使得裝置200可以假設實質上係於平衡狀態中，使得只有不明顯溫度梯度從而不同的溫度可於製程205期間於層230被觀察到。於其他情況，層230之表面溫度可以考慮為個別製程溫度且可於上述之特定範圍中。因此，裝置200一旦曝露於氧化電漿輔助環境250，層230之表面230S可與氧接觸，並且可以轉變成為可包括矽、氮及氧之氧化材料。依據所使用之製程參數，個別蝕刻終止和蝕刻控制層234因此可以高度共形方式形成於層230中和層230上。由於電漿環境250所造成之密度提升，以經沉積之二氧化矽形成設置之層234相較於習知蝕刻終止材料可以具有縮減之厚度，而使得電晶體220A之緊密間隔閘極電極221間之空間的縱寬比相較於習知策略者可以增加較少。例如，層234之厚度234T可能大約10nm和更少，譬如5nm和更少。
第2b圖示意地顯示於進一步前進階段中之半導體裝置200，於此階段中光阻遮罩204可以形成在電晶體220A上方，同時曝露該電晶體220B，其中可能必須創造不同類型之應變以增強電晶體220B之性能。對於此目的，裝置200可以接受蝕刻製程205，且該蝕刻製程205可以包含用以蝕刻穿透層234之曝露部分之第一蝕刻步驟，接著的蝕刻步驟係用以選擇性地移除層230之材料，其中，例如，如果有必要的話可以使用蝕刻終止層233來控制蝕刻製程。其後，可以基於高度選擇性之濕化學蝕刻配方來移除蝕刻終止層233之殘餘部分，且實質上對於任何下層材料(譬如金屬矽化物(未顯示)等等)不會有負面地影響。
第2c圖示意地顯示於進一步前進之製造階段中之半導體裝置200，於此階段中第二介電層240可以形成在第一電晶體220A和第二電晶體220B上方。如先前之說明，介電層240可以具有高內部應力等級以增強電晶體220B之性能。於層240之沉積期間，先前形成之表面層234相較於習知策略可以提供增強之表面地貌，例如參照第1a至1c圖之說明，而使得於關鍵裝置區232中可能創造之與沉積相關之表面不規則之機率相較於習知製程技術者可減少。再者，由於表面層234之厚度縮減，可以增加層230之初始厚度及/或層240之厚度，只要額外的厚度可以相容於個別沉積製程之間隙填滿能力即可。也就是說，因為相較於習知策略可以達成明顯“節省”與蝕刻終止層234有關之材料，因此可為了層230及/或240之厚度增加之益處，而“犧牲”部分之節省。
其後，可以繼續進一步處理，如先前參照裝置100之說明，也就是說，光阻遮罩可以形成在電晶體220B上方以便曝露電晶體220A，並基於已建立完善之蝕刻配方移除層240之曝露部分。於蝕刻製程期間，由於如先前所說明的與沉積相關之不規則明顯減少，而達成蝕刻一致性之增強，同時電漿氧化表面層234亦可提供所期望的蝕刻終止能力。因此，於形成層間介電材料後(例如以二氧化矽等形式)，可以基於增強之製程一致性完成其圖案化、以及層230和240之開口，藉此減少創造接觸故障之機率(甚至對於密集緊縮之裝置亦然)，譬如電晶體220A。
參照第2d至2f圖，現在將於其中說明另一例示實施例，除了電漿輔助氧化作用製程外，明顯的蝕刻指示物種可以加入層234中以進一步增強蝕刻製程之整體控制。
第2d圖示意地顯示當曝露於氧化電漿環境250時裝置200之電晶體220A，該氧化電漿環境250亦包括可以任何適當物種形式提供之蝕刻指示物種251，譬如金屬原子，該適當物種可取決於蝕刻製程期間因釋放而產生明顯的光學訊號，於蝕刻製程中層234可作為蝕刻終止層。於是，於電漿處理250期間，物種251之離子可能會加入層234中，然而，係於足夠用以獲得所期望之末端偵測訊號的適當的低濃度被加入於層234中。
第2e圖示意地顯示依照另一例示實施例之半導體裝置200，其中可以形成分離之處理252以將蝕刻指示物物種251加入於層234中。舉例而言，處理252可以包括基於任何適當載子和反應氣體成分實施之電漿處理，其中物種251可以表示特定的濃度以便獲得於層234中所期望之“摻雜等級”。於其他例示實施例中，處理252可以包括低能量植入製程，其中可以施加各式各樣之指示物物種，其濃度和滲透深度可以藉由適當選擇植入參數而以可靠之方式控制。應了解到，於一些例示實施例中，蝕刻指示物物種251於執行氧化電漿處理250之前可以加入於層230之表面部分234。
第2f圖示意地顯示蝕刻製程206期間之半導體裝置200，且該蝕刻製程206係基於光阻以便自電晶體220A選擇性地移除層240。於是，一旦曝露蝕刻終止或蝕刻控制層234，則可以逐漸釋放蝕刻指示物種251，藉此產生可以由適當末端偵測系統所偵測之顯著光譜，其中該終端偵測系統通常用以執行電漿輔助蝕刻製程。於是，甚至對於縮減厚度之層234，亦可有可靠的控制並且因此決定蝕刻製程206之末端，即使可能發生明顯的層234之材料移除亦然。
參照第3a至3c圖，現在將更詳細說明其他例示實施例，其中在沉積第一應力誘發介電材料之前可以使用以電漿為基礎之氧化製程來形成蝕刻終止層。
第3a圖示意地顯示半導體裝置300，該半導體裝置300包括第一電晶體320A和第二電晶體320B。電晶體320A、320B形成在半導體層302中或之上，且該半導體層302係依次設置在基板301上方。電晶體320A、320B可以包括閘極電極結構321、間隔件結構322、通道區324以及汲極和源極區325。對於這些組件，應用如先前參照裝置100和200說明之相同準則。再者，於所示之製造階段中，裝置300可以曝露於氧化電漿環境，該氧化電漿環境於所示實施例中可以選擇性地作用於電晶體320B上，同時遮罩308可以保護電晶體320A。再者，介電材料333A可業已沉積於電晶體320A、320B上，其中，於一個例示實施例中，材料333A可以代表具有內部應力等級被選擇以增強電晶體320A性能之高度受應力介電材料。舉例而言，可以使用具有壓縮或拉張應力之氮化矽層。因此，於電漿輔助氧化製程353期間，材料333A之至少大部分可以轉變成具有所期望之蝕刻終止能力之氧化材料，且用以於稍後製造階段中移除氮化矽材料。關於氧化電漿環境353，應用如先前參照電漿環境250解釋之相同準則。
第3b圖示意地顯示根據其他例示實施例之裝置300，其中可以施加氧化電漿353而不提供遮罩。例如，可以設置具有適當厚度以及所期望之內部應力等級之層333A，使得電晶體320A可以與應力誘發材料直接接觸。其後，可以實施處理353以創造具有所期望之蝕刻終止能力之表面層333B，如先前所說明。於是，亦於此情況，可以增強電晶體320A中之整體應力轉變機制，這是因為相較於習知蝕刻終止層(例如，參照第2a圖於形成之層233)蝕刻終止層333B可具有縮減之厚度之故，同時，於第3a圖所示實施例中，可以完全避免於電晶體320A上方存在應力效果較差之蝕刻終止材料。
第3c圖示意地顯示於進一步之製造階段中之裝置300，其中結合表面層334之受應力介電層330可以設置在電晶體320A、333B上方。再者，可以設置光阻遮罩304以覆蓋電晶體320A並將電晶體320B曝露於蝕刻環境305。可以根據如先前所說明之任何沉積技術，接著實施電漿輔助氧化製程，譬如如先前所說明之製程353、250，而形成層330。結果，於電晶體320A中，層333A和330可以提供高應力等級，同時，於蝕刻製程305期間，於電晶體320B中，層333B可以作為有效的蝕刻終止材料。因此，於製程305之第一步驟期間，可以移除層334之曝露部分，而其後可以適當地選擇蝕刻化學以蝕刻層330之曝露部分，同時材料333B可以在曝露時可靠地終止蝕刻前緣。其後，可以繼續進一步處理，如先前參照裝置100和200之說明。
因此，本發明提供半導體裝置和形成此半導體裝置之方法，其中在電晶體裝置上方形成受應力介電材料之期間的與沉積相關之不規則係可以藉由提供較不顯著之縱橫比增加於緊密封裝之裝置區域並且藉由基於氧化電漿環境形成中間蝕刻終止層而縮減。為此目的，於沉積第一介電材料後，可以建立電漿環境以氧化其表面部分，如此可以實質避免如於習知技術情況中與沉積相關之不規則，其中個別蝕刻終止材料可以藉由譬如化學氣相沉積(CVD)等技術而沉積。再者，由於電漿環境，可以縮減之厚度達到增強之蝕刻終止能力，藉此進一步提升整體製程之一致性。因此，基於在電晶體結構上方設置高度受應力介電材料可以將應力誘發機制之應用擴展至先進的技術節點，譬如45nm技術及更甚者，同時避免不適當的產率損失，如習知策略中可能發生的情況。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但均等的方式來修改及實施本發明。舉例而言，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，否則本發明不受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類改變都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。
100．．．半導體裝置
101．．．基板
102．．．半導體層
103．．．光阻遮罩
104．．．光阻遮罩
105．．．蝕刻製程
120A．．．第一裝置區
120B．．．第二裝置區
121．．．閘極電極
122．．．側壁間隔件結構
123．．．閘極絕緣層
124．．．通道區
125．．．汲極/源極區
130．．．氮化矽層
131．．．蝕刻指示物層(二氧化矽層)
132．．．空隙
140．．．第二介電層
150．．．層間介電材料
151．．．接觸開口
200．．．半導體裝置
201．．．基板
202．．．半導體層
204．．．光阻遮罩
205．．．蝕刻製程
206．．．蝕刻製程
207．．．光阻遮罩
220A．．．第一電晶體
220B．．．第二電晶體
221．．．閘極電極結構
221L．．．閘極長度
222．．．側壁間隔件
224．．．通道區域
225．．．汲極/源極區
230．．．應力誘發介電層
230S．．．表面
232．．．關鍵裝置區
233．．．蝕刻終止層
234．．．蝕刻終止和蝕刻控制層
234T．．．厚度
240．．．第二介電層
250．．．氧化電漿環境(電漿處理)
251．．．蝕刻指示物種
252．．．分離處理
300．．．半導體裝置
301．．．基板
302．．．半導體層
304．．．光阻遮罩
305．．．蝕刻製程(蝕刻環境)
308．．．遮罩
320A．．．第一電晶體
320B．．．第二電晶體
321．．．閘極電極結構
322．．．間隔件結構
324．．．通道區
325．．．汲極和源極區
330．．．介電層
333A．．．材料(層)
333B．．．表面層(材料)
334．．．表面層
353．．．電漿輔助氧化製程(氧化電漿環境)
藉由參照以下說明結合隨附圖式可以了解本發明，其中相似之元件符號識別相似之元件，且其中：
第1a至1c圖示意地顯示在基於沉積技術形成之不同受應力介電層間使用蝕刻終止材料，而形成不同的應力介電層之各種製造階段期間半導體裝置之剖面圖，該沉積技術可能造成包含緊密間隔電晶體元件之裝置區之與沉積相關的不規則；
第2a至2c圖示意地顯示根據例示實施例於各種製造階段期間，藉由使用氧化電漿環境所形成之蝕刻終止或蝕刻控制材料，而形成不同內部應力等級之介電層，且包含緊密間隔電晶體元件之半導體裝置；
第2d至2f圖示意地顯示根據其他例示實施例，於形成受應力介電材料之氧化表面部分期間半導體裝置之剖面圖，同時亦包含用來獲得明顯的末端偵測訊號的蝕刻指示物種；以及
第3a至3c圖示意地顯示根據其他例示實施例於各種製造階段期間形成不同之受應力介電材料之半導體裝置之剖面圖，其中可以基於電漿輔助氧化製程設置基本蝕刻終止層。
雖然本文中所揭示之標的內容可容易作各種之修飾和替代形式，然在此係由圖式中之範例顯示及詳細說明本發明之特定實施例。然而，應了解到此處特定實施例之詳細說明並不欲用來限制本發明為所揭示之特定形式，反之，本發明將涵蓋所有落於如所附申請專利範圍內所界定之本發明之精神和範圍內之修飾、等效和替代內容。
200．．．半導體裝置
201．．．基板
202．．．半導體層
220A．．．第一電晶體
220B．．．第二電晶體
221．．．閘極電極結構
224．．．通道區域
225．．．汲極/源極區
230．．．應力誘發介電層
232．．．關鍵裝置區
234．．．蝕刻終止和蝕刻控制層
240．．．第二介電層

Claims (20)

  1. 一種用以製造積體電路之方法，包括下列步驟：在半導體裝置之第一和第二電晶體上方形成第一介電層；藉由曝露該第一介電層於氧化電漿環境以便氧化該第一介電層之表面，而於至少該第一電晶體上方之該第一介電層上形成蝕刻終止層；形成該第一介電層之前，於該第一和第二電晶體上方形成第三介電層，形成圖案化遮罩層於該半導體裝置上方，以覆蓋該第一電晶體與曝露形成於該第二電晶體上方之該第三介電層的至少第一部分，並曝露該半導體裝置於額外氧化電漿環境，以氧化該至少第一部分之至少一表面部分；移除該第一介電層位於該第二電晶體上方之部分；於該第二電晶體上方和該蝕刻終止層上形成第二介電層；以及藉由使用該蝕刻終止層作為蝕刻終止而自該第一電晶體上方選擇性地移除第二介電層。
  2. 如申請專利範圍第1項所述之方法，其中，形成該第一介電層包括沉積介電材料，該介電材料具有用以於該第一和第二電晶體之通道區中誘發應變之內部應力等級。
  3. 如申請專利範圍第2項所述之方法，其中，該第一介電層之該介電材料包括具有內部拉張應力等級之氮化矽。
  4. 如申請專利範圍第3項所述之方法，其中，該第二介電 層係以具有內部壓縮應力等級之方式被沉積，以便於該第二電晶體之通道區中誘發壓縮應變。
  5. 如申請專利範圍第1項所述之方法，其中，該第一和第二電晶體之閘極電極之閘極長度約為50nm或更少。
  6. 如申請專利範圍第1項所述之方法，其中，該氧化電漿環境係施加於約400℃或更少之製程溫度。
  7. 如申請專利範圍第1項所述之方法，另包括於形成該第二介電層之前將蝕刻指示物種加入該蝕刻終止層中。
  8. 如申請專利範圍第7項所述之方法，其中，該蝕刻指示物種係藉由執行電漿處理而加入。
  9. 如申請專利範圍第7項所述之方法，其中，該蝕刻指示物種藉由執行離子佈植製程而加入。
  10. 如申請專利範圍第1項所述之方法，其中，移除該第一介電層位於該第二電晶體上方之部分係包括以該第三介電層的至少第一部分作為蝕刻終止。
  11. 如申請專利範圍第1項所述之方法，其中，形成該第三介電層係包括沉積介電材料，其具有用以在至少該第一電晶體的通道區域誘發應力之內部應力等級。
  12. 一種用以製造積體電路之方法，包括下列步驟：在複數個第一電晶體和複數個第二電晶體上方沉積第一應力誘發層；氧化該第一應力誘發層之表面部分以便形成蝕刻控制層；形成該第一應力誘發層之前，於該些第一電晶體和 該些第二電晶體上方沉積第三應力誘發層，形成圖案化遮罩層以覆蓋該些第一電晶體與曝露該些第二電晶體，並氧化形成於該些第二電晶體上方的該第三應力誘發層之至少一部分的表面部分，以形成額外蝕刻控制層；自該複數個第二電晶體上方選擇性地移除該第一應力誘發層和該蝕刻控制層；在該第一和第二電晶體上方形成第二應力誘發層；以及藉由實施移除製程並且使用該蝕刻控制層以控制該移除製程，而自該複數個第一電晶體上方選擇性地移除該第二應力誘發層。
  13. 如申請專利範圍第12項所述之方法，其中，氧化該第一應力誘發層之該表面部分係於氧化電漿環境中實施。
  14. 如申請專利範圍第12項所述之方法，其中，係將該蝕刻控制層形成為具有少於約10nm之厚度。
  15. 如申請專利範圍第12項所述之方法，其中，該第一應力誘發層包括氮化矽。
  16. 如申請專利範圍第13項所述之方法，其中，於約400℃或更少之製程溫度建立該電漿環境。
  17. 如申請專利範圍第12項所述之方法，其中，該第一應力誘發層具有內部拉張應力等級。
  18. 如申請專利範圍第12項所述之方法，其中，該第一應力誘發層具有內部壓縮應力等級。
  19. 如申請專利範圍第12項所述之方法，其中，自該複數個第二電晶體上方選擇性地移除該第一應力誘發層和該蝕刻控制層係包括執行額外移除製程，並以該額外蝕刻控制層控制該額外移除製程。
  20. 如申請專利範圍第12項所述之方法，其中，在該些第一電晶體與上方沉積該第一應力誘發層係包括在包含第一側壁之至少一第一閘極電極與包含鄰近該第一側壁的第二側壁之第二閘極電極上方沉積該第一應力誘發層；以及其中該第二側壁係從該第一側壁橫向間隔約100nm或更少。
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