JP4425130B2 - フィン型電界効果トランジスタの製造方法 - Google Patents

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Description

本発明は一般に半導体製造の分野に関し、特にフィン型電界効果トランジスタの製造方法に関する。
半導体デバイスの製造においてコストと性能を競争しうる状態に維持する必要性から、集積回路のデバイス密度が高められてきた。デバイス密度の向上を容易にし、これら半導体デバイスの最小設計寸法（feature size）を縮小させるのを可能にするために、新技術が絶えず必要とされている。
デバイス密度を絶えず向上させようとする圧力はＣＭＯＳ技術、たとえば電界効果トランジスタ（ＦＥＴ）の設計と製造において特に強い。ＦＥＴはＣＭＯＳから成る支配的なコンポーネントで構成されている。より高いデバイス密度を得るようにＦＥＴを縮小させると、性能および／または信頼性が劣化する。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）
デバイス密度の向上を容易にすべく提案された１つの型のＦＥＴがフィン型電界効果トランジスタである。フィン型ＦＥＴでは、トランジスタのボディは、魚などの背びれ（dorsal fin) に似ているところから一般に「フィン(fin) 」と呼ばれる垂直構造体で形成されている。そして、フィン型ＦＥＴのゲートはフィンの少なくとも一方の側に形成されている。フィン型ＦＥＴにはデバイスの寸法を大きくする必要なくより良好に電流制御を行ないうる、といったいくつかの利点がある。したがって、フィン型ＦＥＴによれば、意にかなう性能を維持しながらＣＭＯＳの寸法を縮小させるのが容易になる。
あいにく、フィン型トランジスタを設計・製造する際にいくつかの困難が生起する。第１に、フィン型トランジスタでは一般に、各フィン型トランジスタを電気的に分離する必要がある。特に、フィン型トランジスタは互いに分離する必要がある。そして、ソースとドレインの減結合を保証するために、個々のデバイスのソースとドレインを分離する必要がある。このため、様々なデバイスのフィン間を分離するために、フィン型ＦＥＴは通常、ＳＯＩ（silicon-on-insulator）ウェーハで製造している。特に、トランジスタのフィンは埋め込み層の上方にあるシリコン層で形成する。したがって、各フィンは当該フィンの直下にある埋め込み分離層によって他のフィンから分離されている。同様に、個々のフィン型ＦＥＴのソースとドレインも埋め込み分離層によって互いに減結合している。
ＳＯＩウェーハを使用するとフィン型ＦＥＴに必要な分離を実現できるが、それには顕著な弱点がある。ＳＯＩウェーハでフィン型ＦＥＴを形成することの最も切実な弱点はバルクのシリコン・ウェーハに比してＳＯＩウェーハが割高な点である。たとえば、ＳＯＩウェーハのコストは通常、バルクのシリコン・ウェーハのコストの２〜３倍になりうる。ＳＯＩウェーハのこの増加するコストはある用途には受け入れられるが、他の用途には受け入れられない。また、ＳＯＩウェーハを使用することはすべての製造プロセス（たとえば通常使用されるＳｉＧｅプロセスなど）に適合するわけではない。
バルク・ウェーハに形成されたデバイスを分離する方法は久本らの「完全空乏化リーン・チャネル型トランジスタ（ＤＥＬＴＡ）−新規な垂直超薄型ＳＯＩＭＯＳＦＥＴ」（インターナショナル・エレクトロン・デバイス・ミーティグ１９８９、論文３４．５．１、第８３３〜６頁）（"A fully Depleted Lean-channel Transistor (DELTA) - A novel vertical ultra thin SOI MOSFET" International Electron Devices Meeting 1989, Paper 34.5.1, pp 833-6 ）に記載されている。この方法では、下にある基板を酸化して分離領域を形成する間にフィンを保護するためにフィンに窒化物のスペーサを形成する必要がある。したがって、基板はフィンに対して選択的に酸化する。このプロセスを制限するものは酸化時における高温（１１００°Ｃ）、および、分離層を形成する間にフィンの厚さを調製できないことである。デバイスが縮小し続けるのつれ、デバイスが高温に耐える能力は低減する。したがって、久本らの論文において提案されたプロセスはフィン型ＦＥＴが使用されることになるナノメートル尺度の技術には適合しない。また、フィンの厚さを調製できないということはこれらデバイスの最重要な寸法がリソグラフィのみによって決まるということを意味する。下で詳述するように、本発明に係る方法の特徴は酸化によってフィンを調製しうるようにし、フィンの厚さをリソグラフィの能力を超えて最適化しうるようにすることである。
さらに、久本のプロセスではフィンの高さを制御する方法を実現できない。バルクのウェーハにはＳＯＩウェーハ中の埋め込み酸化層によって実現されるような、その表面でフィンのエッチングを停止させる層がない。このようにエッチング停止層がないから、エッチングの深さが変動するとフィンの高さが変動する。デバイスが伝達しうる電流量はフィンの高さに比例するから、フィンの高さの変動を最小化することは重要である。
久本ら「完全空乏化リーン・チャネル型トランジスタ（ＤＥＬＴＡ）−新規な垂直超薄型ＳＯＩ ＭＯＳＦＥＴ」（インターナショナル・エレクトロン・デバイス・ミーティグ １９８９、ペーパ３４．５．１、第８３３〜６頁）（"A fully Depleted Lean-channel Transistor (DELTA) - A novel vertical ultra thin SOI MOSFET" International Electron Devices Meeting 1989, Paper 34.5.1, pp 833-6 ）
したがって、デバイスの変動を最小にするとともに十分なデバイスの分離を実現しながら、バルクのシリコン・ウェーハでフィン型ＦＥＴを形成するのを容易にする改良された製造方法と構造が求められている。
したがって、本発明は従来技術の不都合の多くを解消するフィン型電界効果トランジスタ（ＦＥＴ）を形成するためのデバイス構造と方法を提供する。特に、本発明に係るデバイス構造と方法によれは、デバイスの均一性を改善させながらバルクの半導体ウェーハからフィン型ＦＥＴを形成することが可能になる。
第１の側面において、本発明は半導体基板にフィン型ＦＥＴを形成する方法である。当該方法は、前記半導体基板からフィンを形成するステップと、同時に前記フィンを分離しながら前記フィンの幅をさらに画定するプロセスに前記基板をさらすステップとを備えている。
第２の側面において、本発明は半導体基板にフィン型ＦＥＴを形成する方法である。当該方法は、前記半導体基板からフィンを形成するステップであって、前記フィンはフィン側壁を備え、前記フィンの前記形成は前記フィンに隣接する前記半導体基板の領域を露出させるものである、ステップと、前記フィンに隣接する前記半導体基板の少なくとも一部分に損傷を与えるステップと、酸化膜が前記フィン側壁よりも前記半導体基板の損傷部分により厚く形成されるように前記半導体基板を酸化するステップとを備えている。
本発明の上述した利点および特徴ならびに他の利点および特徴は添付図面とともに示す本発明の好適な実施形態のより詳細な記述に従って明らかになる。
したがって、本発明は従来技術の不都合の多くを解消する、フィン型電界効果トランジスタを形成するデバイス構造と方法を提供する。特に、このデバイス構造と方法はデバイスの均一性を改善しながらバルクの半導体ウェーハでフィン型ＦＥＴを形成しうるようにするものである。この方法によれば、フィンの高さの制御が改善された状態で、フィン型ＦＥＴをバルクの半導体ウェーハで形成するのが容易になる。また、この方法によれば、フィン間の分離と、個々のフィン型ＦＥＴのソース領域とドレイン領域との間の分離とを実現しながら、バルクの半導体ウェーハでフィン型ＦＥＴを形成しうるようになる。最後に、この方法によれば、フィンの幅を最適化することができる。したがって、本発明に係るデバイス構造と方法によれば、バルク・ウェーハにフィン型ＦＥＴを均一に形成しうるという利点が得られる。
本発明の一実施形態では、フィンの高さの制御を改善するために、フィンをパターニングする前にあるプロセスを使用する。このプロセスには基板に所望の深さまで損傷を与え、損傷を受けた基板のエッチング速度を未損傷の基板のエッチング速度と比べて変化させる重イオンのイオン打ち込み工程を備えることができる。これによりエッチング速度の変動効果を最小にすることができるから、フィンのパターニングの間における高さの制御を改善することができる。第２の別のプロセスにはマーカ層を所望の深さにイオン打ち込みまたは形成する工程を備えることができる。これにより、フィンをエッチングする間にマーカ層の元素をモニタすることにより、所望のエッチング深さに到達した時を正確に特定することが可能になる。したがって、両プロセス制御手法によって、フィンの高さの均一性を改善することができる。この結果、ウェーハ間の変動を最小にした状態でバルク半導体からフィンを形成することが可能になる。
本発明の第２の側面では、隣接するフィンの間、および個々のフィン型ＦＥＴのソース領域とドレイン領域との間に分離領域を形成する。また、このプロセスでは、フィン自体の幅を最適化する。このプロセスではまず、フィン間の半導体ウェーハに選択的に損傷を与える。この選択的損傷はフィン間に適切な重イオンをイオン打ち込むことにより、あるいはＰ型種をイオン打ち込みしたのち選択的に陽極反応させることにより行なうことができる。これらの方法ではフィンに隣接する露出した半導体ウェーハを損傷するが、フィン自体に対する損傷はフィンの表面に設けた保護用のハードマスクによって最小限に抑えられる。次いで、ウェーハを酸化する。この結果、フィンの側壁、およびフィン間の領域に酸化膜が形成される。ウェーハの損傷を受けた領域は未損傷の領域よりも速く酸化されるから、フィン間に形成される酸化膜の厚さはフィン自体に形成される酸化膜の厚さよりも厚くなる。このように酸化速度が異なるから、フィンを過度に狭くすることなくフィン間に十分な酸化膜を形成することができる。
このプロセスの結果、フィンの間、およびフィンのソース領域とドレイン領域との間を分離するのに十分な酸化膜がフィン間に形成される。また、フィンに酸化膜を形成すると、フィン自体が狭くなる。フィンの側壁から酸化膜を除去すると、結果として得られるフィンの幅は元の幅よりもさらに最適化されるが、フィン間には分離を実現するのに十分な酸化膜が残されている。したがって、このプロセスによって、フィンの分離とフィンの幅の最適化とが同時に実現する。
したがって、ここで提供する方法によれば、フィンの高さと幅をより良好に制御するとともにフィンのソース領域とドレイン領域との間をより良好に分離しながら、バルクのシリコンでフィン型ＦＥＴを形成するのが容易になる。
本発明はいままで大部分がＳＯＩ基板上に形成されていた様々なフィン型ＦＥＴとその関連デバイスに容易に適用することができる。たとえば、本発明に係る方法は米国特許第６２５２２８４号に開示されている二重ゲート構造のフィン型ＦＥＴを形成する際に使用することができる。したがって、当業者が理解しうるように、本発明は図面に示した特定の構造、またはここで詳述した特定の工程に限定されない。さらに理解しうる点を挙げると、様々な構成要素用に選定したドーパント種別がデバイスの意図した電気的動作と一致するかぎり、本発明は特定のドーパント種別の使用に限定されない。
次に、図１を参照する。図１は本発明に係るフィン型ＦＥＴを形成する典型的な方法１００を示す図である。製造方法１００によれば、ウェーハ間の均一性が改善されデバイスが十分に分離された状態でバルクの半導体ウェーハからフィン型ＦＥＴを形成することが可能になる。したがって、方法１００によれば、最もコスト効率の高い製造プロセスでフィン型ＦＥＴを製造しうるとうい利点が得られる。次に、図２〜７のプロセスの間におけるウェーハ部分の一実施形態の例とともに、方法１００を詳細に説明する。
図１の第１のステップ１０１は適切なバルクの半導体ウェーハを準備することである。方法１００の次のステップ１０２は適切なハードマスクの阻止層を堆積した後、適切なハードマスクのキャップ層を堆積することである。ハードマスクの阻止層およびハードマスクのキャップ層の双方は適切な任意の材料および適切な任意の厚さで構成することができる。たとえば、ハードマスクの阻止層は４０〜１００ｎｍ厚の二酸化シリコンで構成し、ハードマスクのキャップ層は５〜５０ｎｍ厚の窒化シリコンで構成することができる。下で明らかになるように、ハードマスクのキャップ層とハードマスクの阻止層は下にある半導体基板をパターニングするため、および分離領域を形成する間にフィンを保護するために使用する。
次に、図２を参照する。図２はハードマスクの阻止層２０４とハードマスクのキャップ層２０２を備えた典型的なウェーハ部分２００を示す図である。ここでも、ウェーハ部分２００は適切な任意のバルクの半導体ウェーハ（たとえばシリコン＜１００＞ウェーハ）で構成することができる。同様に、ハードマスクの阻止層２０４とハードマスクのキャップ層２０２は適切な任意のハードマスク材料（たとえば、それぞれ二酸化シリコンと窒化シリコン）で構成することができる。
図１に戻る。次のステップ１０４はフィンのパターンを形成するためにハードマスクの阻止層とハードマスクのキャップ層をパターニングすることである。これは適切な任意のプロセスを用いて行なうことができ、通常、適切なフォトレジストの堆積とパターニングを含んでいる。次いで、ＲＩＥ（reactive ion etch)を用いてハードマスクの阻止層とハードマスクのキャップ層を現像済みフォトレジストに対して選択的にパターニングすることができる。次いで、シリコンのＲＩＥの間に、パターニング済みのハードマスク層を用いて下にある半導体基板をパターニングしてフィン型ＦＥＴデバイスを形成するのに使用することになるフィンを画定する。したがって、パターニングの長さと幅は特定の用途用に望まれるフィンの寸法によって決まる。
次に、図３を参照する。図３はハードマスクの阻止層２０４とハードマスクのキャップ層２０２をパターニングした後のウェーハ部分２００を示す図である。
図１に戻る。次のステップ１０６は半導体ウェーハに高さ制御層を形成することである。続いて、次のステップ１０８はフィンの高さを制御する高さ制御層を用い半導体ウェーハをパターニングしてフィンを形成することである。使用しうる高さ制御層には種類の異なるものがいくつかある。たとえば、高さ制御層は所望の深さまで基板に損傷を与えて損傷基板のエッチング速度を非損傷基板のエッチング速度と異ならせる重イオンのイオン打ち込み領域で構成することができる。これにより、エッチング速度の変動を最小化できるから、フィンをパターニングする間における高さの制御を改善することができる。別の例では、高さ制御層は所望の深さにマーカ層を形成するにより構成することができる。フィンをパターニングする間、マーカ層の元素をモニタすることにより、フィンの高さが所望の値に到達した時点を正確に求めることができる。したがって、両手法によれば、フィンの高さの制御が改善されるから、フィンをバルクの半導体ウェーハから信頼性よく形成することが可能になる。
高さ制御層を基板に損傷を与えるイオン打ち込み領域で構成する場合、半導体基板の露出した部分に十分な損傷を与えて損傷基板のエッチング速度を非損傷基板のエッチング速度に比して変化させうる適切な任意のイオンを使用することができる。たとえば、半導体基板に損傷を与えるのにＡｓのイオン打ち込みを使用することができる。他の適切なイオンとしてはゲルマニウム、セシウム、アンチモン、および他の重イオンがある。次いで、損傷をフィンの望ましい深さまで駆動しうるようにイオン打ち込みのエネルギを選定する。たとえば、高さが約８０ナノメートル（８００オングストローム）のフィンを形成するには加速エネルギ１４０ｋｅＶ、ドーズ量１×１０16／ｃｍ2 のＡｓのイオン打ち込みを使用する。適切なエッチングを使用すると、損傷をした部分は非損傷部分よりも速くエッチングできる。そして、時限エッチングを使用すれば、均一なエッチング深さを実現しうると思われる。換言すると、非損傷部分は損傷部分よりもエッチング速度が遅いから、時限エッチングでは、非損傷領域のオーバエッチングが最小になる。したがって、イオン打ち込みによれば、結果として得られるフィンの高さの制御が改善される。
高さ制御層をマーカ層で構成すると、マーカ・イオンを検出することによりエッチング工程の間に望みの深さに到達した時点を知ることができる。マーカ層は適切な任意の種（たとえば酸素、水素、またはゲルマニウム）で構成することができる。マーカ層はマーカ種（たとえばＧｅ）を基板中にイオン打ち込みすることにより形成することができる。あるいは、マーカ層は基板上に種を堆積し、堆積したマーカ層上に追加の半導体基板層を形成することにより形成してもよい。次いで、マーカ層の表面にある層をエッチングしてフィンを形成する。半導体基板をエッチングしてフィンを画定する間、マーカ種をモニタする。マーカ種を検出したら、エッチングを停止させる。なぜなら、マーカ種の存在は所望の深さに到達したことを意味するからてある。マーカ層の種の存在によって、エッチング工程を停止させるべき時を判断するのが容易になる。この結果、エッチングの深さが均一になる。たとえば、マーカ層には厚さが８０〜１００ナノメートル（８００〜１０００オングストローム）、Ｇｅ濃度が２５〜５０％のＳｉＧｅ層を使用することができる。
したがって、両手法によれば、フィンの高さの制御が改善されるから、バルクの半導体ウェーハから高さの均一なフィンを信頼性よく形成することができる。これらすべての実施形態において、エッチング用の化学薬品は高さ制御層の種別に適合するとともにフィンのパターンを画定するのに使用するハードマスクのキャップ層に対して選択性を有するように選定する。
次に、図４を参照する。図４は高さ制御層を形成した後、半導体基板をパターニングしてフィン２１０を形成した後の様子を示す図である。この場合にも、高さ制御層を使用したから、フィンの高さのウェーハ間の均一性が改善されている。
ある場合には、この時点でキャップ層２０２を除去するのが望ましい。これは適切な任意の手法、たとえば下にあるハードマスクと露出したシリコンに対して選択性のあるウエット・エッチングまたはドライ・エッチングを用いて行なうことができる。したがって、その下にあるハードマスクの阻止層２０４は残し、先の工程でフィンを保護するのに使用する。あるいは、先の処理の間にフィンをさらに保護するために、キャップ層２０２をそのまま残してもよい。
次のステップ１１０はフィン間の基板に損傷を与えることである。下で明らかになるように、基板に損傷を与えることはフィン間の基板の酸化速度をフィン自体の酸化速度よりも速くすることを意味する。基板に損傷を与える１つの方法はフィン間の基板中に適切な元素をイオン打ち込みすることである。このイオン打ち込みは基板の表面と垂直に適切に行なうから、ハードマスクの阻止層によって、イオン打ち込みが直接、フィンに損傷を与えることはない。ただし、ある程度の変動は生じうる。基板に損傷を与えるには、適切な任意のイオン打ち込みを使用することができる。ただし一般に、基板に最も良好に損傷を与えて基板の酸化速度を速めうる重イオンを選定するのが望ましい。このため、（ドーズ量約１×１０16／ｃｍ2 〜１×１０17／ｃｍ2 、エネルギ約４０〜６０ｋｅＶで）Ａｓをイオン打ち込みするのが適切な選択である。他の適切な種としてセシウム、酸素、およびゲルマニウムがある。
半導体基板に選択的に損傷を与える別の方法はＰ型のイオン打ち込み領域に対して選択性のある陽極反応を用いるものである。このプロセスでは、フィン間の半導体基板中にＰ型イオンをイオン打ち込みする。Ｐ型のイオン打ち込み領域は適切な任意の種、たとえばボロンで構成することができる。この場合にも、ハードマスクの阻止層によって、Ｐ型のイオン打ち込みがフィンに直接に損傷を与えることはない。Ｐ型のイオン打ち込みを行なったら、基板をアニールする。次いで、イオン打ち込みした領域を化学エッチャント（たとえばＨＦ／アルコール）にさらした後、陽極反応を行なう。これにより、イオン打ち込みした領域が損傷される。特に、陽極反応によって、イオン打ち込みした領域は多孔質になる。損傷の量はＰ型イオン打ち込みの密度およびエネルギ、ＨＦ濃度およびＨＦ／アルコール混合比、ならびに陽極反応の電流密度および時間によって制御することができる。この場合にも、損傷を受けた領域は酸化速度が速くなるから、基板とフィンとの間の酸化膜の厚さが異なることになる。
次に、図５を参照する。図５はハードマスクのキャップ層２０２を除去し、損傷工程を実行して基板に損傷部分２１２を形成した後の様子を示す図である。フィンは残されたハードマスクの阻止層２０４によって保護されているから、そして、イオン打ち込みはおおむね垂直であるから、半導体基板の損傷部分２１２はフィン間の領域に集中することになる。
図１に戻る。次のステップ１１２はウェーハの損傷領域を酸化することである。これは適切な任意の酸化プロセスを用いて行なうことができる。上述したように、ウェーハの損傷領域は非損傷領域よりもずっと速く酸化する。したがって、酸化膜はフィン間の領域においてフィン自体の上よりもより速くより深く形成される。８００°Ｃ、４０分間の好適な酸化条件では、２つの酸化速度の比はおよそ５：１である。これにより、フィンを完全に酸化しなくとも、フィンを互いに分離させるのに十分な厚さの酸化膜がフィン間に生成される。また、フィンの下でも酸化が行なわれるから、フィンがよりいっそう分離される。特に、フィンの下で酸化が行なわれるから、トランジスタ自体のソース−ドレイン間の分離が改善される。この分離がなされないと、フィンの下のソース−ドレイン間を電流が流れる可能性がある。というのは、この領域はトランジスタのゲートによって完全には制御しえないからである。留意すべき点を挙げると、フィンの下に成長させる酸化膜はトランジスタのソース−ドレイン間を十分に分離するためにフィンの下に完全に伸ばす必要は必ずしもないが、それが望ましい場合もある。
このステップの別の側面はフィンの側壁へ酸化膜を成長させることによりフィン中の残された半導体材料の幅が狭くなるという点である。フィンを狭くするとゲートによる電流の制御性が改善されるから、トランジスタの性能を改善することができる。留意すべき点を挙げると、多くの場合、フィンは従来のリソグラフィを用いて正確にパターニングしうる程度よりも狭く形成するのが望ましい。このため、多くの場合、フィンの幅を画定するのに側壁画像転写（sidewall image transfer)などの画像強調手法を使用するのが望ましい。したがって、本発明の実施形態によれば、フィンを完全に酸化しなくともフィン間の分離を形成する間にフィンの幅をさらに狭くしうるという追加の利点が得られる。
次に、図６を参照する。図６は酸化によってフィン２１０とフィン２１０との間に分離領域２１４を形成した後のウェーハ部分２００を示す図である。また、酸化によってフィン２１０の側壁にも酸化膜２１６が形成される。フィン間の基板領域は酸化前に損傷を受けているから、フィン間の酸化膜の成長速度は他の領域（たとえばフィンの側壁上）よりもずっと速い。さらに、フィン２１０上に酸化膜２１６を形成すると、フィンの幅がさらに狭くなる。
図１に戻る。次のステップ１１４は不要な酸化膜を除去してフィン型ＦＥＴデバイスを完成させることである。フィンの側壁に形成された酸化膜は、フィン間に形成された酸化膜よりもずっと薄いから、フィン間に分離酸化膜を十分に残しながら側壁から除去することができる。また、フィンの側壁に酸化膜を形成すると、フィン自体の幅がさらに狭くなる。
フィンを画定し分離領域を形成したら、フィン型ＦＥＴを完成させることができる。上述したように、ここで述べた方法はあらゆる種類のフィン型ＦＥＴの製造プロセスに適用することができる。以下、典型的なプロセスを短く説明するが、当業者が理解しうるように、他の適切なプロセスを使用することもできる。
典型的なプロセスの第１のステップはフィンをドープすることである。通常、これにはフィン中にイオンを打ち込んでＰウエル構造とＮウエル構造を形成することが含まれる。本発明に係るＣＭＯＳ技術では、共通の基板にＮＦＥＴとＰＦＥＴを集積化しうるように、Ｐウエル構造とＮウエル構造を形成する。ＰＦＥＴウエルには例えはＰ、Ａｓ、およびＳｂが好適である。ＮＦＥＴウエルには例えばＢ、Ｉｎ、およびＧａが好適である。イオン打ち込みは通常、たとえば１×１０17ｃｍ-3〜５×１０18ｃｍ-3の濃度を実現しうるように設計する。一実施形態では、イオン打ち込みには半導体層の露出するとともに対向する垂直な側壁中への傾斜イオン打ち込みが含まれる。これはフィンを適切にドープしうるように機能する。
次のステップはゲート積層体を形成することである。これにはフィンの対向する垂直な側壁と対向する端壁にゲート絶縁層を形成することを含めることができる。ゲート絶縁層は熱酸化（通常７５０〜８００°Ｃ）するか、絶縁膜を堆積するかして形成する。この開示の典型的な目的のために、ゲート絶縁層としては当技術分野で知られているＳｉＯ2 、窒化酸化物材料（nitrided oxide material)、高誘電率（high-K）誘電体材料、またはこれらの組み合わせを用いることができる。
次のステップはゲート絶縁層を覆うゲート導電層を形成することである。ゲート導電層には適切な任意の導電材料（通常は多結晶シリコン材料）を用いるが、非晶質シリコン、非晶質シリコンと多結晶シリコンとの組み合わせ、多結晶シリコン−ゲルマニウム、または、ゲート導電層を形成するのに使用しうる他の適切な任意の材料を用いることができる。また、本発明の一部の実施形態では、金属のゲート導電材料（たとえばＷ、Ｍｏ、Ｔａ、または他の任意の高融点金属）、あるいはＮｉまたはＣｏを添加した多結晶シリコンから成るシリサイド化ゲート導電材料を使用するのが有利である。ゲート導電材料がシリコン材料から成る場合、それは（原位置（in-situ)ドーピングした）ドープト層として堆積する。ゲート導電層が金属層の場合、そのような層はＰＶＤ（physical vapor deposition)法、ＣＶＤ（Chemical vapor deposition)法、または当技術分野で知られた他の任意の手法を用いて堆積する。このように、ゲート構造体は半導体層部分で形成したフィンの対向する垂直の側壁に形成した酸化層に隣接して形成する。
次のステップはゲート導電層とゲート絶縁層をパターニングすることである。これは通常、ハードマスク膜を堆積したのちパターニングすることにより行なう。通常、ハードマスク膜の材料としてＳｉＯ2 またはＳｉ3 Ｎ4 を使用する。したがって、ゲート導電層は周知のフォトリソグラフィ手法とエッチング手法を用いて、すなわちゲート導電層を方向性エッチングする間におけるエッチング・マスクとしてハードマスク膜のキャップを用いて、パターニングしたのち構造化（structure)してゲート構造体を形成する。これにはゲート導電層の一部分を分離領域まで選択的に除去することが含まれるが、ハードマスク膜で保護されたフィンを形成している半導体層の部分は除去しない。それゆえ、フィンはゲート積層体を超えて伸びている。上記パターニングと構造化では、ゲート構造体をフィンのボディに隣接するように規定しているゲート導電層の部分も残される。
次のステップはフィンの露出した部分をドープしてソース／ドレイン（Ｓ／Ｄ）イオン打ち込み領域を形成することである。ソース／ドレイン領域の形成はソース／ドレイン領域を形成するために開発され特定の性能要件に適合するように調製された様々な方法のうちの任意のものを用いて行なうことができる。様々なレベルの複雑性があるものの、ソース／ドレイン領域を形成するそのような方法には多くのものがある。したがって、本発明の一部の実施形態では、たとえばイオン打ち込みを用いて、ライトリ・ドープト・ソース／ドレイン領域または他のソース／ドレイン領域を形成する。したがって、ＮＦＥＴの場合には通常、ソース／ドレイン・イオン打ち込み領域形成用にＰ、Ａｓ、またはＳｂを１〜５ＫｅＶ、ドーズ量５×１０14〜２×１０15ｃｍ-3で使用する。同様に、ＰＦＥＴの場合には通常、Ｂ、Ｉｎ、またはＧａを０．５〜３ｋｅＶ、ドーズ量５×１０14〜２×１０15ｃｍ-3で使用する。
任意実行事項として、短チャネル効果（ＳＣＥ）を改善する延長部イオン打ち込み領域とハロー・イオン打ち込み領域を形成してもよい。ＮＦＥＴの場合は通常、ハロー・イオン打ち込み領域形成用にＢ、Ｉｎ、またはＧａをエネルギ５〜１５ｋｅＶ、ドーズ量１×１０13〜８×１０13ｃｍ-3で使用する。同様に、ＰＦＥＴの場合、ハロー・イオン打ち込み領域形成用にＰ、Ａｓ、またはＳｂをエネルギ２０〜４５ｋｅＶ、ドーズ量１×１０13〜８×１０13ｃｍ-3で使用する。
次いで、デバイスを完成させるために、ソース、ドレイン、およびゲートへのコンタクトを形成する。次いで、誘電体を堆積した後、通常、ＣＭＰプロセスを用いて平坦化する。次いで、異方性プロセス（たとえばＲＩＥ）などを用いてコンタクト・ホールを構造化したのちエッチングする。コンタクト・ホールは任意の導電材料（たとえばドープト・ポリシリコン、シリサイド（たとえばＷＳｉ）、金属（たとえばＡｕ、Ａｌ、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｃｕ、ＩＴＯ（インジウム−スズ（錫）酸化物）など）を用い、蒸着、スパッタリング、または他の既知の手法で堆積することにより充填（じゅうてん）する。次いで、第１の金属層を堆積した後、ＲＩＥプロセスなどを用いて構造化する。あるいは、第１の金属層の構造化はダマシン・プロセス・フローに従って行なってもよい。
次に、図７を参照する。図７はウェーハ部分２００上に完成した典型的なフィン型ＦＥＴを示す図である。複雑さを最小限にして、本発明の一実施形態を示す。フィン２１０の各側およびフィンの対向する端壁の上にゲート絶縁層２２０を形成する。次いで、ゲート絶縁層２２０とハードマスク膜２２４を覆ってゲート２２２を形成する。また、この特定の実施形態ではゲート絶縁層２２２部分はフィンの両側にまたがって連続しているが、他の実施形態ではゲート絶縁層は２つの部分に分割されている。
本発明に係る、ＦＥＴの電流路用に様々な結晶面を用い同じ基板上に形成したＣＭＯＳ型フィンＦＥＴは様々な種類の回路（たとえば高性能論理回路、低電力論理回路、高密度記憶装置（たとえば高密度数ギガ・ビットＤＲＡＭ）など）で使用することができる。また、本発明に係るＣＭＯＳ型フィンＦＥＴは他の回路素子（たとえばキャパシタ、抵抗器、ダイオード、メモリ・セルなど）と容易に組み合わせることができる。
したがって、本発明は従来技術の不都合の多く解消するフィン型電界効果トランジスタ（ＦＥＴ）を形成するためのデバイス構造と方法を提供する。特に、本発明に係る方法によれば、フィンの高さ制御を改善した状態でバルクの半導体ウェーハからフィン型ＦＥＴデバイスを形成するのか容易になる。また、本発明に係る方法によれば、フィンの間、および個々のフィン型ＦＥＴのソース領域とドレイン領域との間を分離しながらバルクのシリコンからフィン型ＦＥＴを形成することが可能になる。したがって、本発明に係るデバイス構造と方法によれば、コスト効率の高いバルク・ウェーハを使用しながら信頼性が高く安定したフィン型ＦＥＴを製造しうるという利点が得られる。ここに示した実施形態と実例は本発明とその実際上の用途を最もよく説明するために、そしてそれにより当業者が本発明を作り使用するのを可能にするために提示した。しかしながら、当業者が理解しうるように、上で示した記述と実例は説明と例示を目的として提示したものである。ここに提示した記述はそれで尽きているものではない、すなわち本発明を、ここに開示したとおりの形態に限定するものではない。上述した教示に鑑み、特許請求の範囲の本旨と範囲の内で多くの変更と変形が可能である。したがって、他に特段の定めがないかぎり、図面またはここに示した本発明の構成要素はありうる構成要素の一例として提示したものであり、限定として提示したものではない。同様に、他に特段の定めがないかぎり、ここに示した本発明に係るステップ群またはステップ群のシーケンスはありうるステップ群またはステップ群のシーケンスとして提示したものであり、限定として提示したものではない。
本発明に係るフィン型電界効果トランジスタ（フィン型ＦＥＴ）は集積回路の設計と製造において有用であり、基板がバルクのシリコンから成るＣＭＯＳ（complementary metal-oxide semiconductor)技術の場合に特に有用である。
本発明き製造方法を示すフローチャートを示す図である。 図１の製造方法の間における本発明に係る半導体構造体の一実施形態の側断面図である。 図１の製造方法の間における本発明に係る半導体構造体の一実施形態の側断面図である。 図１の製造方法の間における本発明に係る半導体構造体の一実施形態の側断面図である。 図１の製造方法の間における本発明に係る半導体構造体の一実施形態の側断面図である。 図１の製造方法の間における本発明に係る半導体構造体の一実施形態の側断面図である。 図１の製造方法の間における本発明に係る半導体構造体の一実施形態の側断面図である。
符号の説明
２００ ウェーハ部分
２０２ キャップ層
２０４ 阻止層
２１０ フィン
２１２ 損傷部分
２１４ 分離領域
２１６ 酸化膜
２２０ ゲート絶縁層
２２２ ゲート
２２４ ハードマスク膜

Claims (7)

  1. 半導体基板にフィン型ＦＥＴを形成する方法であって、
    少なくともフィンを形成する領域を除いて前記半導体基板に第１の損傷を与えて前記半導体基板の第１の損傷部分のエッチング速度を前記半導体基板の非損傷部分に比して変化させるイオン打ち込みを前記半導体基板に行なうステップと、
    前記半導体基板の第１の損傷部分をエッチングすることにより、前記半導体基板から前記フィンを形成するステップと、
    前記フィンに隣接する前記半導体基板の領域の少なくとも一部分に第２の損傷を与えるステップと、
    前記半導体基板を酸化し、前記半導体基板の第２の損傷部分に形成される酸化膜の厚さを前記フィンの側壁に形成される酸化膜の厚さよりも厚くするステップと、
    前記フィンの側壁から酸化膜を除去して、前記第２の損傷部分に形成された前記フィンに隣接する酸化膜の少なくとも一部分を残置するステップと、
    を備えた前記方法。
  2. 前記フィンに隣接する前記半導体基板の領域の少なくとも一部分に第２の損傷を与える前記ステップが、
    前記フィンに隣接する前記半導体基板の少なくとも一部分にイオン打ち込みを行なうステップを備えている、
    請求項１に記載の方法。
  3. 前記第２の損傷を与えるために行なうイオン打ち込みが、
    前記フィンの前記側壁への損傷を最小にするために、実質的に前記フィンと平行に行なうイオン打ち込みを含んでいる、
    請求項２に記載の方法。
  4. さらに、前記第２の損傷を与える前記ステップにおける前記フィンの上面への損傷を低減するために、前記フィンの上面に阻止層を形成するステップを備えた、請求項２に記載の方法。
  5. 前記フィンに隣接する前記半導体基板の領域の少なくとも一部分に第２の損傷を与える前記ステップが、
    陽極反応を行なって前記フィンに隣接する前記半導体基板の少なくとも一部分の多孔性を増大させるステップを備えている、
    請求項１に記載の方法。
  6. 陽極反応を行なって前記フィンに隣接する前記半導体基板の少なくとも一部分の多孔性を増大させる前記ステップが、
    前記フィンに隣接する前記半導体基板にＰ型のイオン打ち込みを行ない、前記半導体基板をアニールし、前記Ｐ型のイオン打ち込みした領域を化学エッチャントにさらすステップを備えている、
    請求項５に記載の方法。
  7. バルクの半導体基板からフィン型ＦＥＴデバイスを形成する方法であって、
    前記半導体基板上に、フィンを形成する領域を覆うハードマスクの阻止層を形成するステップと、
    前記ハードマスクの阻止層で覆われていない露出した前記半導体基板に第１の損傷を与えて、前記半導体基板の第１の損傷部分のエッチング速度を前記半導体基板の非損傷部分に比して変化させるイオン打ち込みを前記半導体基板に行なうステップと、
    前記半導体基板の第１の損傷部分をエッチングして前記フィンを形成するステップであって、前記ハードマスクの阻止層の一部分は前記フィンの上に残り、前記フィンは側壁を備え、前記半導体基板の前記エッチングによって前記フィンに隣接する前記半導体基板の領域が露出する、前記フィンを形成するステップと、
    前記フィンに隣接する前記半導体基板の領域の少なくとも一部分に第２の損傷を与えるステップと、
    前記半導体基板を酸化し、前記半導体基板の第２の損傷部分に形成される酸化膜の厚さを前記フィンの側壁に形成される酸化膜の厚さよりも厚くするステップと、
    前記フィンの側壁から酸化膜を除去して、前記第２の損傷部分に形成された前記フィンに隣接する酸化膜の少なくとも一部分を残置するステップと、
    を備えた前記方法。
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