KR100625057B1 - 다중 임계 금속 게이트 ｃｍｏｓ 소자 제조 방법 및 공정 - Google Patents

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Abstract

조절이 용이한 다중 임계 전압을 갖는 상보형 금속 산화물 반도체(CMOS) 소자의 형성 방법이 제공된다. 금속 이중층(본 발명의 제1 발명에 해당) 또는 금속 합금(본 발명의 제2 방법에 해당)을 이용하여 토탈 샐리시데이션(total salicidation)이 이루어진다. 본 발명에 의해 제공되는 다중 임계 전압을 갖는 CMOS 소자에 대해서도 기재되어 있다.

Description

다중 임계 금속 게이트 ＣＭＯＳ 소자 제조 방법 및 공정 {METHOD AND PROCESS TO MAKE MULTIPLE-THRESHOLD METAL GATES CMOS TECHNOLOGY}
도 1 내지 도 9는 본 발명의 제1 방법에서 이용되는 기본적인 공정 단계를 도시한 개략적인 횡단면도.
도 10a 내지 도 10c는 본 발명의 제1 방법의 다른 공정 방식에서 이용되는 기본적인 공정 단계를 도시한 개략적인 횡단면도.
도 11 내지 도 16은 본 발명의 제2 방법에서 이용되는 기본적인 공정 단계를 도시한 개략적인 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 14: Si 함유층
12: 매립 산화물층
16: 트렌치 격리 영역
18: 게이트 유전체
20: 폴리실리콘층
22: 산화물층
26: 절연 스페이서
28: 소스/드레인 영역
30: 배리어층
32: 레지스트
34: 제1 금속
36: 제2 금속
40: 규화물 영역
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 관련 전압(Vt)이 다중 임계치를 갖는 금속 게이트를 포함하는 상보성 금속 산화물 반도체(CMOS) 소자의 형성 방법에 관한 것이다.
현재의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에는 폴리실리콘 게이트가 보통 사용된다. 폴리실리콘 게이트를 사용함에 따른 한 가지 불리한 점은, 역전 시에 게이트 유전체와 인접한 폴리실리콘 게이트의 영역에서 폴리실리콘 게이트가 일반적으로 캐리어 결핍을 겪는다는 점이다. 이러한 캐리어 결핍을 당업계에서는 "폴리실리콘 결핍 효과(polysilicon depletion effect)"라고 부른다. 이 결핍 효과는 MOSFET의 유효 게이트 용량을 감소시킨다. 이상적으로는 MOSFET의 게이트 용량이 큰 것이 바람직한데, 왜냐하면 게이트 용량이 크다는 것은 보통 전하가 더 많이 축적된다는 것과 동일한 것으로 여겨지기 때문이다. 채널에 전하가 더 많이 축적될수록, 트랜지스터가 바이어스되었을 때 소스/드레인 전류가 더 증가한다.
하단 폴리실리콘 부분과 상단 규화물 부분으로 이루어진 게이트 스택을 포함하는 MOSFET도 공지되어 있다. 그러한 게이트 스택에서의 규화물 부분은 게이트의 저항 감소에 기여한다. 그러한 저항 감소는 게이트의 시간 전파 지연 RC를 감소시킨다. 비록 상단 규화물 게이트 영역이 트랜지스터의 저항 감소에 도움이 될 수는 있지만, 하단 폴리실리콘 게이트와 게이트 유전체 사이에 형성된 계면 부근에서는 전하가 여전히 부족하여, 유효 게이트 용량이 더 작아지게 된다.
이용 가능한 다른 형태의 MOSFET은 게이트 전극이 전적으로 금속으로 이루어진 것이다. 그러한 MOSFET에서는, 게이트의 금속이 게이트에 걸친 전하 결핍을 방지한다. 이는 게이트 캐피시터의 유효 두께가 증가하는 것을 방지하여, 결핍 효과로 인해 용량이 감소한다.
비록 금속 게이트를 사용하여 폴리실리콘 결핍 효과를 제거하고 게이트 저항을 낮출 수는 있지만, 금속 게이트로는 일반적으로 다중 임계 전압을 제공하기가 매우 어렵다. 반도체 업계에서 다중 임계 전압이 필요한 이유는, 전체적인 시스템 성능을 위한 저전력, 고성능의 혼합 신호 용례를 위한 설계 융통성을 제공하기 위해서이다.
바이(Bai) 등의 미국 특허 제6,204,103호에는 제1 및 제2 트랜지스터 소자의 형성 방법이 개시되어 있다. 이러한 종래 기술의 방법은, 반도체 기판에서 제1 웰(well) 영역 위에 놓이는 게이트 유전체의 부분 위에 제1 규화물 영역을 형성하는 단계와, 반도체 기판에서 제2 웰 영역 위에 놓이는 게이트 유전체의 제2 부분 위에 제2 규화물 영역을 형성하는 단계와, 상기 제1 및 제2 웰 영역에 제1 및 제2 도핑 영역을 형성하는 단계를 포함한다.
상기 바이 등의 특허에서는 제1 및 제2 규화물 영역의 형성에 상이한 금속을 사용한다. 이 종래 기술에는 규화물 영역 중 하나에 바이메탈층을 사용하는 것에 대해서 개시되어 있지 않고, 금속 합금을 사용하는 공정에 대해서도 개시되어 있지 않다. 상기 바이 등의 특허에는 "금속은 자연 상태에서, 또는 합금화, 도핑 등과 같은 화학 반응에 의해 원하는 페르미 레벨(Fermi level)로 존재할 수 있다"(제5 컬럼 22-24행 참조)는 일반적인 사항이 기재되어 있다. 이 종래 기술의 공정에는 금속 합금을 사용하는 것에 대해서 개시하고 있지 않다.
현재의 CMOS 기술에서는, 이온 주입을 통해 MOSFET 본체 안으로 불순물을 도핑하는 것을 이용하여 단채널 효과 제어 및 임계 전압 조정을 행하고 있다. 그러나, 불순물 도핑이 계속 증가하면 캐리어 이동성이 저하되고, 그 결과 소자 성능이 저하된다. 또한, 도핑 변동으로 인한 임계 전압 편차는 도핑 기술의 유효성을 제한한다. 따라서, 금속 게이트식 MOSFET에서 임계 전압을 조정하는 다른 방법을 제공하는 것이 매우 요망된다.
본 발명은 본체 도핑을 포함하지 않는 MOSFET의 임계 전압을 조정하기 위한 방법을 제공하여, 다중 임계 전압을 갖는 CMOS 소자를 제공한다. 본 발명에서는 금속 이중층(본 발명의 제1 방법에 해당) 또는 금속 합금(본 발명의 제2 방법에 해당)에 의한 토탈 살리시데이션(total salicidation)을 이용하여 MOSFET의 임계 전압을 조정한다.
구체적으로, 본 발명의 제1 방법은,
Si 함유층 위에 복수의 패터닝된 게이트 영역이 위치하며, 각각의 패터닝된 게이트 영역은 패터닝된 폴리실리콘 영역을 구비하는 구조를 마련하는 단계와,
상기 패터닝된 게이트 영역 중 제1 패터닝된 게이트 영역 상에 각각 상기 패터닝된 게이트 영역의 상기 패터닝된 폴리실리콘 영역과 접촉하도록 제1 금속을 형성하는 단계와,
상기 제1 금속 위뿐 아니라, 상기 패터닝된 게이트 영역 중 제2 패터닝된 게이트 영역 위에 제2 금속을 각각 형성하는 단계로서, 상기 제2 패터닝된 게이트 영역에서 상기 제2 금속은 각각 상기 패터닝된 폴리실리콘 영역과 접촉하는 것인 단계와,
상기 제1 금속 및 제2 금속과, 하부의 실리콘 영역 사이에 반응을 야기하여 규화물 영역을 형성하는 어닐링 단계로서, 상기 제1 패터닝된 게이트 영역은 상기 제1 및 제2 금속의 합금 규화물을 각각 포함하고, 상기 제2 패터닝된 게이트 영역은 상기 제2 금속의 규화물을 각각 포함하는 것인 단계
를 포함한다.
임계 전압을 조정하기 위하여 금속 이중층을 포함하는 본 발명의 다른 방법은,
Si 함유층 위에 복수의 패터닝된 게이트 영역이 위치하며, 각각의 패터닝된 게이트 영역은 패터닝된 폴리실리콘 영역을 구비하는 구조를 마련하는 단계와,
상기 제1 패터닝된 게이트 중 제1 패터닝된 게이트 영역 상에 각각의 제1 패터닝된 게이트 영역의 패터닝된 폴리실리콘 영역과 각각 접촉하도록 제1 금속을 형성하는 단계와,
상기 제1 패터닝된 게이트 영역 각각에 제1 금속 규화물을 제공하도록 상기 제1 금속을 어닐링하는 단계와,
상기 제1 금속 규화물 위뿐 아니라, 상기 패터닝된 게이트 영역 중 제2 패터닝된 게이트 영역 위에 제2 금속을 각각 형성하는 단계로서, 상기 제2 패터닝된 게이트 영역에서 제2 금속은 각각 상기 패터닝된 폴리실리콘 영역과 접촉하는 것인 단계와,
제2 금속 규화물 영역을 형성하도록 상기 제2 금속을 어닐링하는 단계로서, 상기 제1 패터닝된 게이트 영역은 각각 적어도 제1 및 제2 금속의 합금 규화물을 포함하고, 상기 제2 패터닝된 게이트 영역은 각각 상기 제2 금속 규화물 영역을 포함하는 것인 단계
를 포함한다.
MOSFET 소자의 임계 전압을 조정하기 위하여 금속 합금층을 포함하는 본 발명의 제2 방법은,
Si 함유층 위에 복수의 패터닝된 게이트 영역이 위치하며, 각각의 패터닝된 게이트 영역은 패터닝된 폴리실리콘 영역을 구비하는 구조를 마련하는 단계와,
상기 Si 함유층의 노출면 상에 유전체 스택을 형성하는 단계로서, 이 유전체 스택의 상면은 각각 상기 패터닝된 폴리실리콘 영역과 동일 평면에 있는 것인 단계와,
상기 유전체 스택의 상면과, 상기 패터닝된 게이트 영역의 패터닝된 폴리실리콘 영역의 노출면 위에, 금속 및 1종 이상의 합금화 첨가제를 포함하는 금속 합금층을 형성하는 단계와,
상기 금속 합금층 위에 캐핑층(capping layer)을 형성하는 단계와,
상기 패터닝된 게이트 영역의 상부에 각각 부분적인 규화물 영역을 형성하도록 제1 어닐링하는 단계와,
상기 캐핑층을 선택적으로 제거하는 단계와,
상기 패터닝된 게이트 영역의 나머지 부분과 상기 부분적인 규화물 영역을 금속 합금 규화물 영역으로 전환시키도록 제2 어닐링하는 단계
를 포함한다.
본 발명의 다른 양태는, 소스/드레인 영역이 내부에 존재하는 Si 함유층과, 이 Si 함유층의 일부 위에 존재하는 게이트 유전체와, 이 게이트 유전체 위에 위치하는 하나 이상의 합금 규화물 금속 게이트를 포함하고, 상기 합금 규화물 금속 게이트는 폴리실리콘과, 금속 이중층 또는 금속 합금층으로부터 유도되는 것인 CMOS 소자에 관한 것이다.
이하에서는, 첨부 도면을 참조하면서, 다중 임계 전압을 갖는 금속 게이트식 CMOS 소자를 제작하기 위한 방법을 제공하는 본 발명을 더 상세히 설명한다.
도 1 내지 도 9 및 도 10a 내지 도 10c에 도시되어 있는 본 발명의 제1 방법에 대해 설명하겠다. 본 발명의 제1 방법에서는, 금속 이중층을 사용하여 CMOS 소자의 임계 전압을 원하는 대로 설정한다.
먼저 도 1을 참조하면, 본 발명에 사용될 수 있는 최초의 SOI(silicon-on-insulator) 웨이퍼가 도시되어 있다. 구체적으로, 도 1의 최초의 SOI 웨이퍼는 Si 함유층(10)과 Si 함유층(14) 사이에 개재되어 있는 매립 산화물층(12)을 포함한다. 이 매립 산화물층은 Si 함유층(10)을 Si 함유층(14)으로부터 전기적으로 절연시킨다. Si 함유층(14)은 능동 소자가 보통 형성되는 SOI 웨이퍼 영역이라는 것에 주목하기 바란다. 본 명세서에서 사용하는 "Si 함유층"이란 용어는 적어도 실리콘을 포함하는 재료를 의미한다. 그러한 Si 함유 재료의 예로는 SiSiGe, SiC, SiGeC, Si/Si, Si/SiC 및 Si/SiGeC가 있지만, 이들에 한정되지는 않는다. 매립 산화물층(12)은 도 1에 도시된 바와 같은 연속적인 매립 산화물 영역이거나, 비연속적인, 즉 패터닝된 매립 산화물 영역(도시 생략)일 수 있다. 비연속적인 매립 산화물 영역은 Si 함유층, 즉 Si 함유층(10 및 14)으로 둘러싸여 있는 별도의 고립된 영역 또는 섬(islands)이다.
SOI 웨이퍼는 당업계에 잘 알려져 있는 통상적인 SIMOX(산소의 이온 주입에 의한 분리) 공정으로 형성할 수 있다. 전형적인 SIMOX 공정에서는, 이온 주입을 이용하여 산소 이온을 Si 웨이퍼 안으로 주입한다. 주입 영역의 깊이는 이온 주입 중에 채택되는 조건에 좌우된다. 주입 단계 후에는, 주입된 영역을 매립된 산화물 영역으로 전환시킬 수 있는 어닐링 단계를 주입된 웨이퍼에 실시한다. 대안으로서, 예를 들면 열접합 및 절단 공정을 포함한 그 밖의 통상적인 공정을 이용하여 SOI 웨이퍼를 제조할 수 있다.
전술한 기술 외에도, 본 발명에서 사용하는 최초 SOI 웨이퍼는 리소그라피 및 에칭(패터닝된 SOI 기판의 제작 시에 이용됨)뿐만 아니라 침적 공정에 의해 형성할 수 있다. 구체적으로, Si 함유 기판 위에 산화물막을 침적 또는 열성장시키고, 통상적인 리소그라피 및 에칭으로 산화물막을 선택적으로 패터닝한 후, 예를 들면 화학적 증착(CVD), 플라즈마 지원식 CVD, 스퍼터링, 증발, 화학적 용융 침적 또는 에피택셜 Si 성장을 포함한 통상적인 침적 공정을 이용하여 산화물층 위에 Si 함유층을 형성함으로써, 최초 SOI 웨이퍼를 형성할 수 있다.
최초 SOI 웨이퍼의 여러 층의 두께는 그것을 제조하는 데 사용된 제조 공정에 따라 변할 수 있다. 그러나, Si 함유층(14)의 두께는 약 5 내지 약 200 nm인 것이 전형적이고, 10 내지 20 nm인 것이 바람직하다. 매립 산화물층의 경우, 이 층의 두께는 약 100 내지 약 400 nm일 수 있다. Si 함유 기판층, 즉 Si 함유층(10)의 두께는 본 발명에서 중요하지 않다. 전술한 두께는 예시일 뿐이며 본 발명의 범위를 제한하지 않는다는 것에 주목하기 바란다.
본 발명에서, Si 함유층(14)의 일부는 금속 게이트식 CMOS 소자의 본체 영역으로 작용하게 된다. Si 함유층(14)은 도핑하지 않을 수도 있고, 당업계에 알려져 있는 통상적인 기술을 이용해서 도핑할 수도 있다는 것에 주목하기 바란다. 도핑 형태는 제작 예정 소자의 타입에 좌우된다. 본 발명의 제1 방법의 도면들 중 후속 도면에서는 명확을 기하기 위해 Si 함유층의 도시를 생략한다. 그럼에도 불구하고, Si 함유 층(10)은 도 2 내지 도 9와 도 10a 내지 도 10c에 포함되는 것으로 생각해야 한다.
도 2에는 트렌치 격리 영역(16) 및 게이트 유전체(18)가 형성되고 난 후의 SOI 웨이퍼가 도시되어 있다. 트렌치 격리 영역의 제작을 위해서는, 먼저 SOI 웨이퍼의 표면 상에 희생(sacrificial) 산화물(도시 생략)과 하드마스크(도시 생략)를 형성한 후, SOI 웨이퍼의 예정된 부분 안에 트렌치를 형성하여 각 트렌치의 하단벽이 Si 함유층(14) 안에서 정지되거나 매립 산화물층(12)의 상단면 상에서 정지되게 한다. 희생 산화물층은 열산화 공정을 이용하거나, CVD와 같은 통상적인 침적 공정을 이용하여 형성할 수 있다. 하드마스크는 이전에 형성된 희생 산화물층 위에 침적을 통하여 형성한다. 하드마스크는 희생 산화물층과 비교할 때 에칭 선택성이 다른 절연 재료로 이루어진다. 보통, 하드마스크는 질화물이나 옥시니트라이드(oxynitride)로 이루어진다.
그리고 나서, 통상적인 리소그라피 및 에칭을 이용하여 트렌치를 하드마스크 및 희생 산화물층을 통해 SOI 웨이퍼 안에 형성한다. 트렌치 형성에 이용되는 리소그라피 단계는, 구조의 상면에 포토레지스트(도시 생략)를 도포하는 단계와, 포토레지스트를 소정 패턴의 복사에 노출시키는 단계와, 통상적인 레지스트 현상기를 이용하여 상기 복사 패턴을 노출된 포토레지스트 안으로 현상시키는 단계를 포함한다. 단일 단계 또는 다중 에칭 단계로 실시할 수 있는 에칭 단계는 반응성 이온 에칭(RIE), 플라즈마 에칭, 이온 빔 에칭, 화학 에칭과 같은 통상적인 건식 에칭 공정 또는 이들의 조합을 이용하는 것을 포함한다. 트렌치 형성 시에, 레지스트에 형성된 패턴은 에칭을 통해 하드마스크로 전사되며, 그 후에 패터닝된 포토레지스트를 제거한다. 또한, 에칭을 이용하여 트렌치 패턴을 하드마스크로부터 SOI 웨이퍼로 전사시킨다.
그 후, 트렌치를 수용하고 있는 SOI 웨이퍼에 선택적인 산화 공정을 실시하여, Si 함유 재료로 이루어진 노출된 트렌치 측벽 상에 얇은 산화물 라이너(도면 부호는 특별히 지정하지 않았음)를 형성한다. CVD 또는 플라즈마 CVD와 같은 통상적인 침적 공정을 이용하여 트렌치(라이너의 유무에 무관함)를 TEOS(테트라에틸오르소실리케이트)와 같은 유전체(또는 절연 재료)로 채운다. 그리고 나서, 화학-기계적 폴리싱(CMP) 또는 연삭과 같은 통상적인 평탄화 공정을 이용하여 구조를 평탄화하는데, 하드마스크의 상면에서 멈춘다. 트렌치를 채운 후 평탄화하기 전에 조밀화 단계를 선택적으로 행할 수 있다.
다음으로, 산화물에 비해 질화물을 고도로 선택적으로 제거하는 에칭 공정을 이용하여 남아있는 하드마스크를 제거한 후, Si 함유 재료에 비해 산화물을 고도로 선택적으로 제거하는 에칭 공정을 이용하여 남아있는 희생 산화물층과, 채워진 트렌치의 주요부를 제거한다. 희생 산화물층이 제거되었으므로 Si 함유층(14)의 표면 부분이 드러나 있다는 것에 주목하기 바란다.
그 후, 드러난 Si 함유 표면과 트렌치 격리 영역 위에 통상적인 열성장 공정이나 침적 공정을 이용하여 게이트 유전체(18)를 형성한다. 게이트 유전체는 두께가 약 1 내지 10 nm의 박층인 것이 전형적이다. 게이트 유전체는 SiO2, 옥시니트라이드, Al2O3, ZrO2, HfO2, Ta2O3, TiO2, 페로프스카이트(perovskite)형 산화물, 규산염 및 이들의 조합(질소가 첨가된 조합 또는 첨가되지 않은 조합)을 포함한 산화물로 이루어질 수 있지만, 이들로 한정되지는 않는다.
구조의 노출된 표면에 게이트 유전체를 형성한 후, 도 3에 도시된 구조가 되도록 폴리실리콘층(20)과 산화물층(22)을 형성한다. 폴리실리콘층은 CVD와 같은 통상적인 침적 공정을 이용하여 형성한다. 폴리실리콘층(20)의 두께는 변할 수 있지만, 전형적인 두께는 약 40 내지 약 200 nm이다. 산화물층은 이미 형성되어 있는 폴리실리콘층 위에 통상적인 침적 공정이나 열성장 공정으로 형성한다. 산화물층(22)의 두께는 변할 수 있지만, 전형적인 두께는 약 20 내지 약 200 nm이다. 폴리실리콘층(20)과 산화물층(22)은 본 발명의 게이트 영역을 정의하기 위해 사용된다는 점에 주목하기 바란다.
다음으로, 통상적인 리소그라피 및 에칭을 이용하여 산화물층(22), 폴리실리콘층(20) 및 게이트 유전체(18)에 게이트 패터닝을 실시함으로써 SOI 웨이퍼 위에 복수의 패터닝된 게이트 영역을 마련한다. 도 4에는 도면 부호 24 및 24'로 지시되어 있는 2개의 패터닝된 게이트 영역이 형성된 것이 도시되어 있다. 패터닝된 게이트 영역의 노출된 각각의 수직 측벽면에 절연 스페이서(26)를 형성하기 위해, 먼저 질화물 또는 옥시니트라이드와 같은 절연 재료를 침적하고 나서 그 절연 재료를 선택적으로 에칭한다.
스페이서를 침적하고 에칭한 후에는, 통상적인 이온 주입과, 그 후의 활성화 어닐링을 이용하여 Si 함유층(14) 내부에 소스/드레인 영역(28)을 형성한다. 도 4에는 그러한 처리 단계를 실시한 후의 구조가 도시되어 있다.
다음으로, 통상적인 침적 기법을 이용하여 패터닝된 게이트 영역 위에 그 영역과 맞닿도록 산화물이나 그 밖의 배리어 재료로 이루어진 배리어층(30)을 형성한다. 그리고 나서, 스핀 온 코팅(spin-on coating) 또는 CVD와 같은 침적 공정을 통해 배리어층(30) 위에 레지스트(32)를 형성한다. 배리어층(30)과 레지스트(32)를 포함하는 결과적인 구조가, 예컨대 도 5에 도시되어 있다.
그리고 나서, 리소그라피로 레지스트를 패터닝하여, 패터닝된 게이트 영역의 일부는 레지스트(32)로 보호된 상태로, 나머지는 보호되지 않은 상태로 유지시킨다. 즉, 패터닝된 게이트 영역 중 제1 패터닝된 게이트 영역은 노출시키고, 패터닝된 게이트 영역 중 제2 패터닝된 게이트 영역은 레지스트(32)로 보호한다. 도 6에서, 패터닝된 게이트 영역(24')은 레지스트(32)로 보호되어 있는 반면, 패터닝된 게이트 영역(24)은 보호되어 있지 않다.
레지스트(32)를 패터닝한 후에는 구조로부터 산화물층(22)을 제거하여, 예컨대 도 6에 도시된 구조를 형성한다. 산화물층(22)을 제거하여 폴리실리콘층(20)이 노출되었음에 주목하기 바란다. 본 발명의 제거 단계는, 실리콘에 비해 고도로 선택적으로 배리어층 재료 및 산화물을 제거하는 에칭 공정을 이용하여 실시한다. 산화물층(22)의 제거를 위해서는 단일 단계로 에칭을 실시하거나 다중 에칭 단계를 실시할 수 있다.
그리고 나서, 스퍼터링, 도금, CVD, 원자층 침적 또는 화학적 용융 침적을 포함한(이들로 한정되는 것은 아님) 통상적인 침적 공정을 이용하여 폴리실리콘층(20)의 노출면 위에 제1 금속(34)을 형성한다. 이 제1 금속은, 실리콘과 접촉한 상태로 어닐링을 실시했을 때 금속 규화물을 형성할 수 있는 임의의 금속으로 이루어진다. 적절한 제1 금속에는 Co, Ni, Ti, W, Mo, Ta 등이 포함되지만, 이들에 한정되지 않는다. 바람직한 제1 금속은 Ni, Co 및 Ti가 있다. 침적된 제1 금속의 두께는 약 10 내지 약 110 nm이며, 약 10 내지 약 85 nm인 것이 더욱 바람직하다. 제1 금속(34)을 포함하는 결과적인 구조가, 예컨대 도 7에 도시되어 있다.
제1 금속(34)의 형성 후에, 당업계에 잘 알려져 있는 통상적인 레지스트 탈거 공정을 이용해 구조로부터 레지스트(32)를 제거하여, 이전에 구조로부터 제거되지 않았던 배리어층(30)을 제거한다. 본 발명의 일부 실시 형태에서는 레지스트(32)를 부분적으로만 제거하여, 이전에 보호되었던 패터닝된 게이트 영역의 일부를 노출시키고, 나머지 패터닝된 게이트 영역의 일부는 계속 보호 상태를 유지한다는 점에 주목하기 바란다.
다음으로, 전술한 에칭 공정을 이용하여 산화물층(22)을 제거함으로써, 이전에 보호되었던 영역의 폴리실리콘층(20)을 노출시킨다. 그 후, 제1 금속 및 노출되어 있는 폴리실리콘(20) 상에 제1 금속(34)과는 페르미 레벨이 다른 제2 금속(36)을 침적시킨다. 적절한 제2 금속에는 Co, Ni, Ti, W, Mo, Ta 등이 포함되지만 이들에 한정되지는 않으며, 이 때 제2 금속은 제1 금속과는 달라야 한다. 바람직한 제2 금속으로는 Co, Ni 및 Ti가 있다. 침적된 제2 금속의 두께는 약 10 내지 약 110 nm이며, 약 10 내지 약 85 nm가 더욱 바람직하다. 제2 금속(36)을 포함하는 결과적인 구조가, 예컨대 도 8에 도시되어 있다.
일부 실시 형태에서는, 전술한 레지스트 제거 및 금속 침적 절차를 임의 회수만큼 반복할 수 있다. 그러한 실시 형태에서는, 침적되는 각 금속의 페르미 레벨이 이전에 침적된 금속과 다르다.
다음에, 제1 및 제2 금속을 포함하고 있는 구조에 어닐링 단계를 실시하는데, 이 어닐링 단계는 제1 및 제2 금속을 하부의 실리콘 영역, 즉 폴리실리콘층과 반응시켜 규화물 영역(38, 40)을 각각 형성하는 데에 효과적인 조건 하에서 실시한다. 규화물 영역(38)은 제1 및 제2 금속의 합금 규화물로 이루어지는 반면에, 규화물 영역(40)은 제2 금속의 규화물로 이루어진다. 전술한 제1 및 제2 금속의 두께는, 이들 금속과 하부 폴리실리콘층(22) 간의 반응으로 폴리실리콘층이 완전히 소모되도록 정해진다는 것에 주목하기 바란다.
어닐링 단계는 약 450℃ 내지 약 900℃의 온도에서 약 15 내지 90초의 시간 동안 실시하는 것이 전형적이다. 보다 바람직하게는, 어닐링 단계를 약 500℃ 내지 약 700℃의 온도에서 약 20 내지 약 80초의 시간 동안 실시하는 것이 전형적이다. 규화물 영역이 형성될 수 있는 조건이라면 그 밖의 온도 및 시간으로 실시할 수도 있다는 것에 주목하기 바란다. He, Ar, N2 또는 형성 가스를 포함하는 가스 분위기에서 어닐링 단계를 행하는 것이 보통이다.
도시하지는 않았지만, 일부 경우에는 규화물 영역의 형성을 위해 제1 및 제2 금속의 일부를 모두 사용하지는 않는다. 그러한 실시 형태에서는 미반응 금속이 남게 되며, 그러한 미반응 금속은 규화물 영역 위에 위치하는 것이 전형적이다. 그 후, 미반응 금속을 제거하여, 예컨대 도 9에 도시된 구조를 형성한다. 상세히 말하면, 존재하는 경우에, 미반응 금속은 규화물에 비해 금속을 고도로 선택적으로 제거하는 에칭 공정을 이용하여 제거한다. 예를 들면, 과산화수소와 황산의 혼합물을 사용하여 남아 있는 미반응 금속을 구조로부터 제거한다.
도 9에 도시된 구조에서 규화물 영역(38)은 제1 및 제2 금속의 합금 규화물로 이루어져 있지만, 규화물 영역(40)은 제2 금속의 규화물로 이루어져 있다는 것에 한번 더 주목하기 바란다. 따라서, 그 결과 형성된 CMOS 소자는 관련 전압이 다중 임계치를 갖는 금속 게이트 영역을 구비하게 된다. CMOS 소자의 임계 전압은 사용된 제1 금속과 제2 금속의 비를 조정함으로써 조절할 수 있다. 본 발명의 방법을 이용하여 형성된 게이트는 완전히 규화물로 이루어져 있으므로, 본 발명의 방법은 폴리실리콘 결핍 효과가 나타나지 않는 CMOS 소자를 제공한다. 또한, 이 CMOS 소자는 폴리실리콘 게이트 및/또는 폴리실리콘/규화물의 스택으로 제조된 게이트에 비해 게이트 저항이 낮다.
본 발명의 제1 방법의 또 다른 처리 방식에 따르면, 도 5 내지 도 9에 도시된 구조를 형성하기 위한 처리를 다음과 같은 처리로 대체한다. 먼저, 도 4에 도시된 구조로부터 산화물 영역(22)을 제거한 후, 노출된 폴리실리콘층(20) 위에 제1 금속(34)을 형성한다. 그리고 나서, 리소그라피 및 에칭을 이용하여 제1 금속을 패터닝해서 도 10a에 도시된 구조를 형성한다. 패터닝 후에는 제1 금속에 전술한 바와 같은 어닐링을 실시하여, 구조에 제1 금속 규화물 영역(50)을 형성한다. 제1 금속 규화물 영역을 포함하는 결과적인 구조가, 예컨대 도 10b에 도시되어 있다. 만약 어닐링 후에 미반응 상태의 제1 금속이 남아 있다면, 전술한 바와 같은 방식으로 그 미반응 상태의 제1 금속을 제거할 수 있다는 점에 주목하기 바란다. 그리고 나서, 제2 금속(36)을 침적시킨 후 그 제2 금속을 어닐링한다. 어닐링 후에 미반응 상태의 제2 금속이 남아 있다면, 전술한 바와 같은 방식으로 그 미반응 상태의 제2 금속을 제거할 수 있다는 점에 주목하기 바란다. 어닐링으로 인해 제1 및 제2 금속으로 이루어진 규화물 영역(38)이 형성되고, 제2 금속으로 이루어진 규화물 영역(40)이 형성된다. 도 10c를 참조하기 바란다.
본 발명의 제1 방법에 대한 대안은, 관련 전압이 다중 임계치를 갖는 금속 게이트 영역을 구비한 CMOS 소자를 제공한다. 이 CMOS 소자의 임계 전압은 사용된 제1 금속과 제2 금속의 비를 조정함으로써 조절할 수 있다. 본 발명의 방법을 이 용하여 형성된 게이트는 규화물로만 이루어져 있으므로, 본 발명의 방법은 폴리실리콘 결핍 효과가 나타나지 않는 CMOS 소자를 제공한다. 또한, 이 CMOS 소자는 폴리실리콘 게이트 및/또는 폴리실리콘/규화물의 스택으로 제조된 게이트에 비해 게이트 저항이 낮다.
전술한 내용은, 금속 이중층을 이용하여, 사용된 제1 금속과 제2 금속의 비를 간단하게 변화시킴으로써 다중 임계 전압을 조절할 수 있는 CMOS 소자를 제공하는 방법을 제공한다. 후술하는 내용과 도 11 내지 도 16은, 금속 합금을 이용하여 조절 가능한 다중 임계 게이트 영역을 제공하는 본 발명의 제2 방법을 예시한다.
먼저, 도 11에 도시된 최초의 FET 구조를 참조한다. 구체적으로 설명하면, 도 11에 도시된 최초 FET 구조는 트렌치 격리 영역(16) 및 소스/드레인 영역(28)이 내부에 형성되어 있는 Si 함유층(14)을 포함한다. 또한, 상기 최초 구조는 Si 함유층 위에 위치하는 패터닝된 폴리실리콘 게이트(20) 및 패터닝된 게이트 유전체(18)를 포함하는 적어도 하나의 패터닝된 게이트 영역(24)을 포함한다. 패터닝된 게이트 영역의 대향하는 수직 측벽에는 절연 스페이서(26)가 위치한다. 또한, 도 11에 도시된 최초 구조는 소스/드레인 영역 안에 위치하는 규화물 영역(52)을 포함한다. Si 함유층(14)이 SOI 웨이퍼의 일부가 될 수도 있고, 일부가 되지 않을 수도 있다. 따라서, Si 함유층은 단결정 Si, 폴리실리콘, SiGe, 비정질 Si 또는 SOI 웨이퍼로 이루어질 수 있다.
도 11에 도시된 구조는 당업계에 잘 알려져 있는 통상적인 처리 단계를 이용하여 제작된다. 도 11에 도시된 최초 구조의 제작은 잘 알려져 있으므로 상세한 설명을 생략한다. 폴리실리콘 게이트를 구비한 임의의 통상적인 CMOS 소자를 사용하여 합금 규화물 게이트를 사용할 수 있다.
그 후, 제1 유전체 및 제2 유전체의 층과 같은 유전체 스택을 형성한다. 구체적으로 설명하면, 통상적인 침적 공정 또는 열성장 공정으로 도 11에 도시된 구조 상에 제1 유전체층(54)을 형성하여 규화물 영역(52)과, Si 함유층(14)의 노출된 표면 부분을 덮는다. 제1 유전체층은 질화물이나 옥시니트라이드로 이루어질 수 있으며, 전형적인 두께는 약 10 내지 약 100 nm이다.
다음으로, CVD와 같은 통상적인 기법으로 유전체층(54) 위에 SiO2층과 같은 제2 유전체층(56)을 형성한다. 이 제2 유전체층은 질화물이나 옥시니이트라이드로 이루어질 수 있으며, 전형적인 두께는 약 10 내지 약 100 nm이다. 제2 유전체층(56)의 상단면이 폴리실리콘층(20)의 상단면과 동일 평면 상에 있다는 점에 주목하기 바란다. 이와 같이 동일 평면 상에 있게 하기 위해서는, 화학-기계적 폴리싱과 같은 통상적인 평탄화 단계를 SiO2층 침적 후에 실시할 수 있다. 유전체층(54, 56)을 포함하는 결과적인 구조가, 예컨대 도 12에 도시되어 있다.
도 13에 도시된 바와 같이, 노출된 폴리실리콘층과 유전체층(56) 위에 금속 합금층(56)이 형성된다. 본 발명의 금속 합금층은 하부의 폴리실리콘과 반응하여 규화물 영역을 형성할 수 있는 적어도 1종의 금속 및 합금 첨가제를 포함한다. 본 발명에서 사용되는 금속 합금층의 금속에는, 제1 및 제2 금속과 관련하여 앞에서 제시한 임의의 금속이 포함된다. 금속 합금용으로 바람직한 금속은 Co 또는 Ni이며, Co가 매우 바람직하다. 또한, 본 발명의 합금층은 0.1 내지 50 원자%의 적어도 1종의 첨가제를 포함하며, 이 적어도 1종의 첨가제는 C, Al, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Ag, In, Sn, Hf, Ta, W, Re, Ir 및 Pt로부터 선택되는데, 상기 금속과는 동일하지 않아야 한다. 이들 첨가제 중 1종 이상의 혼합물도 고려할 수 있다. 첨가제는 합금층 중에 약 0.1 내지 약 20 원자% 존재하는 것이 더욱 바람직하다. 전술한 첨가제 중에서, Al, Ti, V, Ge, Zr, Nb, Ru, Rh, Ag, In, Sn, Ta, Re, Ir 및 Pt가 본 발명에서 바람직하다.
금속 합금층은 물리적 증착(스퍼터링 및 증발), 원자층 침적을 비롯한 CVD, 또는 도금에 의해 침적시킬 수 있다. 금속 합금층의 두께는 약 10 내지 약 100 nm이며, 약 10 내지 약 85 nm인 것이 더욱 바람직하다.
본 명세서에서 말하는 "합금"에는, 전술한 첨가제가 균일하게 또는 불균일하게 분포되어 있는 금속 조성물, 상기 첨가제가 구배를 갖고 분포되어 있는 금속 조성물, 또는 이들의 혼합물 및 화합물이 포함된다.
다음으로, 도 13에도 도시되어 있는 바와 같이, 금속 합금층(58)의 표면 상에 캐핑층(60)이 형성된다. 이 캐핑층은 당업계에 잘 알려져 있는 통상적인 침적 공정을 이용하여 형성된다. 캐핑층 형성을 위해 본 발명에서 이용할 수 있는 적절한 침적 공정의 예로는 화학적 증착, 플라즈마 지원 화학적 증착, 스퍼터링, 증발, 도금, 스핀 온 코팅 및 기타 침적 공정이 포함되지만, 이들에 한정되지는 않는다. 캐핑층의 길이가, 산소나 그 밖의 주위 가스가 구조 안으로 확산되는 것을 방지할 수 있는 크기라면, 캐핑층의 두께는 본 발명에서 중요하지 않다. 캐핑층의 두께는 약 10 내지 약 30 nm인 것이 전형적이다.
캐핑층은, 산소가 구조 내부로 확산되는 것을 방지할 수 있는 당업계에 잘 알려져 있는 통상적인 재료로 이루어진다. 예를 들면, TiN과 W 및 그 밖의 재료를 캐핑층에 사용할 수 있다.
다음으로, 캐핑층 및 금속 합금을 포함하는 구조에, 금속 합금층과 하부의 폴리실리콘층 사이에 부분적인 상호 반응을 일으킬 수 있는 제1 어닐링 단계를 실시한다. 이 제1 어닐링 단계는 폴리실리콘층의 상부에 부분적인 규화물층(62)을 형성한다(도 14 참조). 본 발명의 이 시점에서 형성되는 규화물층은 최저 저항 상태에 있지 않은 규화물 재료이다. 예를 들면, 금속 합금이 Co를 포함하는 경우, 제1 어닐링 단계는 폴리실리콘층의 상부에 CoSi를 형성한다.
제1 어닐링 단계는 약 450℃ 내지 약 600℃의 온도에서 약 1 내지 약 120초의 시간 동안 실시하는 것이 전형적이다. 더욱 바람직하게는, 어닐링 단계를 약 500℃ 내지 약 550℃의 온도에서 약 20 내지 약 90초의 시간 동안 실시하는 것이 전형적이다. 규화물 영역이 형성될 수 있는 조건이라면, 그 밖의 온도 및 시간도 가능하다는 것에 주목하기 바란다. 이 제1 어닐링 단계는 He, Ar, N2 또는 형성 가스를 포함하는 가스 분위기 중에서 행하는 것이 전형적이다.
제1 어닐링 단계 후에, 구조로부터 양 층을 고도로 선택적으로 제거하는 통상적인 에칭 공정을 이용하여, 캐핑층 및 미반응 상태의 금속 합금을 구조로부터 제거한다. 선택적인 제거 공정 후에 형성되는 결과적인 구조가, 예컨대 도 15에 도시되어 있다. 다음으로, 도 15에 도시된 구조에, 부분적인 규화물/폴리실리콘 영역을 금속 합금 규화물 영역으로 전환시키는 제2 어닐링 단계를 실시한다. 금속 합금 규화물 영역(64)을 포함하는 결과적인 구조가, 예컨대 도 16에 도시되어 있다.
제2 어닐링 단계는 약 600℃ 내지 약 850℃의 온도에서 약 1 내지 약 60초의 시간 동안 실시하는 것이 전형적이다. 더욱 바람직하게는, 어닐링 단계를 약 650℃ 내지 약 750℃의 온도에서 약 20 내지 약 45초의 시간 동안 실시하는 것이 전형적이다. 규화물 영역이 형성될 수 있는 조건이라면, 그 밖의 온도 및 시간도 채택할 수 있다는 것에 주목하기 바란다. 이 제2 어닐링 단계는 He, Ar, N2 또는 형성 가스를 포함하는 가스 분위기 중에서 행하는 것이 전형적이다.
그 결과 형성된 CMOS 소자는 관련 전압이 다중 임계치를 갖는 금속 게이트 영역을 구비한다. 이 CMOS 소자의 임계 전압은 금속 합금층을 이용한 조정에 의해 조절할 수 있다. 본 발명의 이러한 방법으로 형성된 게이트는 전적으로 규화물로 이루어져 있으므로, 본 발명의 방법은 폴리실리콘 결핍 효과가 나타나지 않는 CMOS 소자를 제공한다. 또한, 이 CMOS 소자는 폴리실리콘 게이트 및/또는 폴리실리콘/규화물의 스택으로 제조된 게이트에 비해 게이트 저항이 낮다.
이하의 실시예는 본 발명의 방법 중 하나를 이용하여 얻을 수 있는 일부 유리한 점을 예시하기 위한 것이다. 특히, 이하의 실시예는 금속 합금층을 사용하는 본 발명의 제2 방법을 사용하는 것을 예시한다.
실시예
이 실시예에서는, 본 발명의 제2 방법을 이용하여 5% Sn을 함유하는 Co 합금을 순수 Co와 비교하였다. 구체적으로, 40 nm 폴리실리콘 게이트 및 140 nm 캐핑 산화층을 포함하는 패터닝된 게이트 영역을 포함한 MOSFET 구조를 준비하였다. 패터닝된 게이트 영역의 대향 측벽에는 1.4 nm 폭의 옥시니이트라이드 스페이서를 형성하였다. 소스/드레인 영역을 활성화시키기 전에 산화물 캐핑층을 제거하였다. NFET (263 nm 게이트 폭) 폴리실리콘 제어 소자의 임계 전압은 0.4V 였다. 순수 Co를 사용하여 CoSi2를 형성했을 때에는, 임계 전압치가 0.77V 였다. 5 원자% Sn을 함유하는 Co를 사용했을 때에는, 이렇게 형성된 CoSi2(Sn) 게이트의 임계 전압이 약 1.02V(pFET 방향을 향한 약 250mV의 천이) 였다. 이 실시예는, 완전한 규화물 금속 합금 게이트가 MOSFET의 임계 전압을 효과적으로 조정할 수 있다는 것을 분명히 보여주고 있다.
비록 본 발명을 구체적으로 예시하고 바람직한 실시 형태와 관련하여 설명하였지만, 본 발명의 정신 및 범위를 벗어나지 않으면서 형태 및 세부 사항에 전술한, 그리고 그 밖의 변화를 가할 수 있다는 것을 당업자라면 이해할 것이다. 따라서, 본 발명은 전술한 형태 및 세부 사항에 엄밀하게 한정되는 것이 아니라, 첨부된 청구범위에 의해 한정된다.
본 발명은 다중 임계 전압을 갖는 CMOS 소자를 제공하여, MOSFET의 임계 전 압을 효과적으로 조정할 수 있다.

Claims (37)

  1. Si 함유층 위에 복수의 패터닝된 게이트 영역이 위치하며, 각각의 패터닝된 게이트 영역은 패터닝된 폴리실리콘 영역을 구비하는 구조를 마련하는 단계와,
    상기 패터닝된 게이트 영역 중 제1 패터닝된 게이트 영역 상에 각각 상기 패터닝된 폴리실리콘 영역과 접촉하도록 제1 금속을 형성하는 단계와,
    상기 제1 금속 위뿐 아니라, 상기 패터닝된 게이트 영역 중 제2 패터닝된 게이트 영역 위에 제2 금속을 각각 형성하는 단계로서, 상기 제2 패터닝된 게이트 영역에서 상기 제2 금속은 각각 상기 패터닝된 폴리실리콘 영역과 접촉하는 것인 단계와,
    상기 제1 금속 및 제2 금속과, 하부의 패터닝된 폴리실리콘 영역 사이에 반응을 야기하여 규화물 영역을 형성하도록 어닐링하는 단계로서, 상기 제1 패터닝된 게이트 영역은 각각 상기 제1 및 제2 금속의 합금 규화물을 포함하고, 상기 제2 패터닝된 게이트 영역은 각각 상기 제2 금속의 규화물을 포함하는 것인 단계
    를 포함하는 금속 게이트식 CMOS 소자 형성 방법.
  2. 제1항에 있어서, 상기 제1 금속과 제2 금속은 페르미 레벨이 다른 것인 금속 게이트식 CMOS 소자 형성 방법.
  3. 제2항에 있어서, 상기 제1 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것 인 금속 게이트식 CMOS 소자 형성 방법.
  4. 제2항에 있어서, 상기 제2 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  5. 제1항에 있어서, 상기 제1 금속은 Co이고, 상기 제2 금속은 Ni인 것인 금속 게이트식 CMOS 소자 형성 방법.
  6. 제1항에 있어서, 약 450℃ 내지 약 900℃의 온도에서 약 15 내지 약 90초의 시간 동안 상기 어닐링 단계를 실행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  7. 제1항에 있어서, He, Ar, N2 또는 형성 가스 중에서 상기 어닐링 단계를 실행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  8. Si 함유층 위에 복수의 패터닝된 게이트 영역이 위치하며, 각각의 패터닝된 게이트 영역은 패터닝된 폴리실리콘 영역을 구비하는 구조를 마련하는 단계와,
    상기 패터닝된 게이트 영역 중 제1 패터닝된 게이트 영역 상에 각각의 제1 패터닝된 게이트 영역의 패터닝된 폴리실리콘 영역과 각각 접촉하도록 제1 금속을 형성하는 단계와,
    상기 제1 패터닝된 게이트 영역 각각에 제1 금속 규화물을 제공하도록 상기 제1 금속을 어닐링하는 단계와,
    상기 제1 금속 규화물 위뿐 아니라, 상기 패터닝된 게이트 영역 중 제2 패터닝된 게이트 영역 위에 제2 금속을 각각 형성하는 단계로서, 상기 제2 패터닝된 게이트 영역에서 제2 금속은 각각 상기 패터닝된 폴리실리콘 영역과 접촉하는 것인 단계와,
    제2 금속 규화물 영역을 형성하도록 상기 제2 금속을 제2 어닐링하는 단계로서, 상기 제1 패터닝된 게이트 영역은 각각 상기 제1 및 제2 금속의 합금 규화물을 포함하고, 상기 제2 패터닝된 게이트 영역은 각각 상기 제2 금속 규화물 영역을 포함하는 것인 단계
    를 포함하는 금속 게이트식 CMOS 소자 형성 방법.
  9. 제8항에 있어서, 상기 제1 금속과 상기 제2 금속은 페르미 레벨이 다른 것인 것인 금속 게이트식 CMOS 소자 형성 방법.
  10. 제9항에 있어서, 상기 제1 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  11. 제9항에 있어서, 상기 제2 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  12. 제8항에 있어서, 상기 제1 금속은 Co이고 상기 제2 금속은 Ni인 것인 금속 게이트식 CMOS 소자 형성 방법.
  13. 제8항에 있어서, 상기 제1 어닐링은 약 450℃ 내지 약 600℃의 온도에서 약 1 내지 약 120초의 시간 동안 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  14. 제8항에 있어서, 상기 제1 어닐링은 He, Ar, N2 또는 형성 가스 중에서 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  15. 제8항에 있어서, 상기 제2 어닐링은 약 600℃ 내지 약 850℃의 온도에서 약 1 내지 약 60초의 시간 동안 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  16. 제8항에 있어서, 상기 제2 어닐링은 He, Ar, N2 또는 형성 가스 중에서 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  17. Si 함유층 위에 복수의 패터닝된 게이트 영역이 위치하며, 각각의 패터닝된 게이트 영역은 패터닝된 폴리실리콘 영역을 구비하는 구조를 마련하는 단계와,
    상기 Si 함유층의 노출면 상에 유전체 스택을 형성하는 단계로서, 이 유전체 스택의 상면은 각각 상기 패터닝된 폴리실리콘 영역과 동일 평면에 있는 것인 단계와,
    상기 유전체 스택의 상면과, 상기 패터닝된 게이트 영역의 상기 패터닝된 폴리실리콘 영역의 노출면 위에, 금속 및 1종 이상의 합금화 첨가제를 포함하는 금속 합금층을 형성하는 단계와,
    상기 금속 합금층 위에 캐핑층(capping layer)을 형성하는 단계와,
    상기 패터닝된 게이트 영역의 상부에 각각 부분적인 규화물 영역을 형성하도록 제1 어닐링하는 단계와,
    상기 캐핑층을 선택적으로 제거하는 단계와,
    상기 패터닝된 게이트 영역 각각의 나머지 부분과 상기 부분적인 규화물 영역을 금속 합금 규화물 영역으로 전환시키도록 제2 어닐링하는 단계
    를 포함하는 금속 게이트식 CMOS 소자 형성 방법.
  18. 삭제
  19. 제17항에 있어서, 상기 금속 합금층의 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  20. 제17항에 있어서, 상기 합금화 첨가제는 C, Al, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Ag, In, Sn, Hf, Ta, W, Re, Ir, Pt 또는 이들의 혼합물을 포함하며, 이들 합금화 첨가제는 상기 금속과는 다른 것인 금속 게이트식 CMOS 소자 형성 방법.
  21. 제20항에 있어서, 상기 합금화 첨가제는 Al, Ti, V, Ge, Zr, Nb, Ru, Rh, Ag, In, Sn, Ta, Re, Ir 또는 Pt를 포함하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  22. 제17항에 있어서, 상기 금속 합금층은 상기 합금화 첨가제를 약 0.1 내지 약 50 원자% 함유하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  23. 제17항에 있어서, 상기 제1 어닐링은 약 450℃ 내지 약 600℃의 온도에서 약 1 내지 120초의 시간 동안 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  24. 제17항에 있어서, 상기 제1 어닐링은 He, Ar, N2 또는 형성 가스 중에서 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  25. 제17항에 있어서, 상기 제2 어닐링은 약 600℃ 내지 약 850℃의 온도에서 약 1 내지 약 60초의 시간 동안 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  26. 제17항에 있어서, 상기 제2 어닐링은 He, Ar, N2 또는 형성 가스 중에서 행하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  27. 제17항에 있어서, 상기 금속 합금은 Sn과 함께 Co를 포함하는 것인 금속 게이트식 CMOS 소자 형성 방법.
  28. 소스/드레인 영역이 내부에 존재하는 Si 함유층과,
    상기 Si 함유층의 일부 위에 존재하는 게이트 유전체와,
    상기 게이트 유전체 위에 위치하는 하나 이상의 합금 규화물 금속 게이트
    를 포함하는 CMOS 소자로서,
    상기 합금 규화물 금속 게이트는 폴리실리콘과, 금속 이중층 또는 금속 합금층으로부터 유도되는 것인 CMOS 소자.
  29. 제28항에 있어서, 상기 금속 이중층은 페르미 레벨이 서로 상이한 제1 금속 및 제2 금속을 포함하는 것인 CMOS 소자.
  30. 제29항에 있어서, 상기 제1 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것인 CMOS 소자.
  31. 제29항에 있어서, 상기 제2 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것인 CMOS 소자.
  32. 제29항에 있어서, 상기 제1 금속은 Co이고 상기 제2 금속은 Ni인 것인 CMOS 소자.
  33. 제28항에 있어서, 상기 금속 합금층은 금속 및 합금화 첨가제를 포함하는 것인 CMOS 소자.
  34. 제33항에 있어서, 상기 금속 합금층의 금속은 Co, Ni, Ti, W, Mo 또는 Ta를 포함하는 것인 CMOS 소자.
  35. 제33항에 있어서, 상기 합금화 첨가제는 C, Al, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Ag, In, Sn, Hf, Ta, W, Re, Ir, Pt 또는 이들의 혼합물을 포함하며, 이들 합금화 첨가제는 상기 금속과는 다른 것인 CMOS 소자.
  36. 제35항에 있어서, 상기 합금화 첨가제는 Al, Ti, V, Ge, Zr, Nb, Ru, Rh, Ag, In, Sn, Ta, Re, Ir 또는 Pt를 포함하는 것인 CMOS 소자.
  37. 제33항에 있어서, 상기 금속 합금층은 상기 합금화 첨가제를 약 0.1 내지 약 50 원자% 함유하는 것인 CMOS 소자.
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