KR100653689B1 - 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여반도체 소자를 제조하는 방법 - Google Patents

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Abstract

이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법이 제공된다. 상기 샐리사이드 공정은 실리콘을 함유하는 반도체기판 상에 니켈막을 형성하는 것을 포함한다. 상기 니켈막 상에 적어도 한 종류의 합금원소(at least one species of alloy element)를 함유하는 니켈 합금막을 형성한다. 상기 니켈막 및 니켈 합금막을 갖는 반도체기판을 열처리하여 니켈 합금 실리사이드막을 형성한다. 일실시예에서, 상기 니켈 합금막은 니켈 탄탈륨 합금막일 수 있다. 이 경우에, 개선된 열적 안정성 및 전기적 특성을 갖는 니켈 탄탈륨 실리사이드막을 형성할 수 있다.
실리사이드, 니켈, 탄탈륨, 샐리사이드, 이중금속층

Description

이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법{salicide process using bi-metal layer and method of fabricating a semiconductor device using the same}
도 1은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 종래 샐리사이드공정에 의하여 형성된 니켈 실리사이드막 및 니켈 탄탈륨 실리사이드막의 면저항 대 열처리 온도 특성을 보여주는 그래프들이다.
도 10은 종래 니켈 실리사이드막 및 니켈 탄탈륨 실리사이드막을 갖는 앤모스트랜지스터들의 드레인 오프전류(drain off current) 특성을 나타낸 그래프들이다.
도 11은 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막들과 비교예에 의한 실리사이드막들의 실리사이드화 열처리온도에 따른 면저항의 변화를 나타낸 그래프들이다.
도 12a 내지 도 12e는 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막들 과 비교예에 의한 실리사이드막들의 표면 모폴로지 (mophology)를 보여주는 전자현미경(SEM) 사진들이다.
도 13은 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막들과 비교예에 의한 실리사이드막들의 면저항 대 열처리 온도 특성을 보여주는 그래프들이다.
도 14는 본 발명의 실시예들에 의한 니켈 탄탈륨 실리사이드막을 갖는 앤형 불순물영역 및 비교예에 의한 실리사이드막을 갖는 앤형 불순물영역의 저항특성을 보여주는 그래프들이다.
도 15는 본 발명의 실시예들에 의한 니켈 탄탈륨 실리사이드막을 갖는 폴리 실리콘 전극 및 비교예에 의한 실리사이드막을 갖는 폴리실리콘 전극의 저항특성을 보여주는 그래프들이다.
도 16은 본 발명의 실시예에 의한 앤모스 트랜지스터들과 비교예에 의한 종래 앤모스 트랜지스터들의 드레인 오프전류 특성을 나타낸 그래프들이다.
본 발명은 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법에 관한 것으로, 특히 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 상기 채널 길이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라, 상기 게이트 전극의 전기적인 저항은 증가한다. 상기 단채널 효과를 개선하기 위해서는 상기 모스 트랜지스터의 소오스/드레인 영역의 접합깊이(junction depth)와 아울러서 게이트 절연막의 두께를 감소시키는 것이 요구된다. 결과적으로, 상기 게이트 전극의 저항(R)은 물론 상기 게이트 커패시턴스(C)가 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간 (Resis tance -Capacitance delay time)에 기인하여 느려진다.
이에 더하여, 상기 소오스/드레인 영역은 얕은 접합깊이를 가지므로 그것의 면저항(sheet resistance)이 증가한다. 그 결과, 상기 단채널 모스 트랜지스터의 구동능력(drivability)이 저하된다. 이에 따라, 상기 고집적 반도체 소자에 적합한 고성능(high performance) 모스 트랜지스터를 구현하기 위하여 샐리사이드(sali cide; self-aligned silicide) 기술이 널리 사용되고 있다. 상기 샐리사이드 기술은 상기 게이트 전극 및 소오스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 상기 게이트 전극 및 소오스/드레인 영역의 전기적인 저항을 낮추기 위한 공정기술(process technology)이다. 상기 금속 실리사이드막으로 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 또는 니켈 실리사이드(NiSi)등이 널리 채택 되고 있다.
상기 티타늄 실리사이드의 경우 비저항이 비교적 낮고 폴리실리콘 게이트 전극에 비해서 핫 캐리어 열화(hot carrier degradation)에 대한 내성이 더 강하며, 안정적인 실리사이드화 반응이 가능한 장점을 가지고 있다. 그러나, 실리사이드 형성시 수평방향으로의 성장 및 게이트 스페이서로 사용되는 산화막과의 원치않는 반응에 의하여 게이트와 소스/드레인 사이에 단락이 일어날 가능성이 크다. 또한, 선폭 감소에 따라 면저항이 증가하는 문제점이 있다. 상기 코발트 실리사이드는 비저항이 낮고 고온에서 안정하며 산화막과의 반응성이 매우 낮다. 또한, 코발트 실리사이드막의 저항은 선폭의 변화에 대하여 매우 낮은 의존성을 보인다. 그러나, 상기 코발트 실리사이드는 상기 게이트 전극의 폭이 약 0.1 ㎛ 보다 작은 경우에, 응집(agglomeration)이라고 알려진 현상에 기인하여 그 적용에 한계가 있다. 또한, 실리콘 소비량이 많아 얕은 접합(shallow junction)을 형성하기 어려운 문제점이 있다.
한편, 니켈 실리사이드는 비교적 저온에서 형성가능하며 선폭 감소에 따른 저항 증가의 문제점이 없고 실리콘 소비량이 적어 차세대 금속 실리사이드 재료로서 연구되고 있다. 그러나, 상기 니켈 실리사이드는 열안정성(thermal stability)이 취약하다는 문제점을 가지고 있다. 즉, 상기 니켈 실리사이드는 약 300℃ 내지 약 500℃에서 낮은 비저항을 갖는 니켈 모노 실리사이드(NiSi)로 형성된다. 그러나, 약 600℃이상의 온도에서는 상기 니켈 모노 실리사이드로 부터 니켈 다이 실리 실리사이드(NiSi2)로의 상변이(phase transformation) 및 응집현상에 의하여 저항이 증가하게 된다. 따라서, 니켈 실리사이드막을 형성한 후 진행되는 비피에스지막 (Boro Phospho Silicate Glass;BPSG)과 같은 층간절연막의 리플로우 공정등 후속 열공정에 제약을 가져 온다.
상술한 바와 같이 상기 실리사이드들은 각각의 장점에도 불구하고 고유한 단점들을 갖는다. 이러한 단점들을 극복하기 위하여 니켈, 티타늄 또는 코발트를 포함하는 합금 실리사이드를 형성하는 방법들이 시도되고 있다. 예를 들어, 실리콘 기판상에 이리듐(Ir)막 및 니켈막을 차례로 형성하여 이리듐을 함유하는 니켈 실리사이드막을 형성하는 방법이 미국특허 제6,468,901호에 개시되어 있다. 또한, 백금을 함유하는 니켈 실리사이드막을 형성하는 방법이 일본공개특허공보 제2002- 124489호에 개시되어 있다.
그럼에도 불구하고, 초고집적 반도체소자의 고성능 모스 트랜지스터에 있어서 실리사이드막의 필요성을 고려할때, 상술한 단점들을 극복할 수 있는 실리사이드막 및 이를 형성하기 위한 샐리사이드 공정에 대한 연구는 지속적으로 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적인 특성의 저하(degradation of electrical characteristic) 없이 열처리 공정의 여유도를 증가시킬 수 있는 샐리사이드 공정을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 샐리사이드 공정을 사용하여 안정한 전기적 특성(stable electrical characteristic)을 얻을 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 이중금속층(bi-metal layer)을 이용한 샐리사이드 공정을 제공한다. 이 공정은 실리콘을 함유하는 반도체기판 상에 니켈막을 형성하는 것을 포함한다. 상기 니켈막 상에 적어도 한 종류의 합금원소(at least one species of alloy element)를 함유하는 니켈 합금막을 형성한다. 상기 니켈막 및 니켈 합금막을 갖는 반도체기판을 열처리하여 니켈 합금 실리사이드막을 형성한다.
상기 적어도 한종류의 합금원소는 탄탈륨(Ta), 지르코늄(Zr), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 팔라듐(Pd), 바나듐(V), 니오븀(Nb) 및 몰리브데늄(Mo)으로 이루어진 일 군중 선택된 적어도 하나일 수 있다. 본 발명의 바람직한 실시예에 의하면, 상기 적어도 한종류의 합금원소는 탄탈륨일 수 있다. 이경우에 상기 니켈 합금막은 니켈 탄탈륨 합금막일 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 상기 샐리사이드 공정을 사용하여 반도체 소자를 제조하는 방법을 제공하는 데 있다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 포함하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖는다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 니켈막을 형성한다. 상기 니켈막 상에 적어도 한 종류의 합금원소를 함유하는 니켈 합금막을 형성한다. 상기 니켈막 및 니켈 합금막을 갖는 반도체기판을 열처리하여 적어도 상기 소스/드레인 영역들 상에 니켈 합금 실리사이드막을 형성한다.
상기 적어도 한종류의 합금원소는 탄탈륨(Ta), 지르코늄(Zr), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 팔라듐(Pd), 바나듐(V), 니오븀(Nb) 및 몰리브데늄(Mo)으로 이루어진 일 군중 선택된 적어도 하나일 수 있다. 본 발명의 바람직한 실시예에 의하면, 상기 적어도 한종류의 합금원소는 탄탈륨일 수 있다. 이경우에 상기 니켈 합금막은 니켈 탄탈륨 합금막일 수 있다.
상기 게이트 패턴은 도전성 게이트 전극만을 갖도록 형성될 수 있다. 이 경우에, 상기 니켈 합금 실리사이드막은 상기 게이트 전극 및 상기 소오스/드레인 영역들 상에 선택적으로 형성된다.
이에 더하여, 상기 게이트 패턴이 상기 도전성 게이트 전극만으로 이루어진 경우에, 상기 니켈막을 형성하기 전에 상기 소오스/드레인 영역들을 덮는 마스크 패턴을 형성할 수 있다. 상기 마스크 패턴은 절연막으로 형성된다. 그 결과, 상기 니켈 합금 실리사이드막은 상기 게이트 전극 상에만 선택적으로 형성된다.
이와는 달리, 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 게이트 캐핑막 패턴을 갖도록 형성될 수 있다. 상기 게이트 캐핑막 패턴은 절연막으로 형성된다. 이 경우에, 상기 니켈 합금 실리사이드막은 상기 소오스/드레인 영역들 상에만 선택적으로 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 공정 순서도이다. 또한, 도 2 내지 도 6은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 반도체기판(100)은 실리콘 기판 또는 에스오아이(SOI; silicon on insulator) 기판일 수 있다. 상기 활성영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판의 전면 상에 게이트 도전막(gate conductive layer) 및 게이트 캐핑막(gate capping layer)을 차례로 형 성한다. 상기 게이트 도전막은 폴리 실리콘막과 같은 실리콘막으로 형성할 수 있다. 상기 실리콘막은 N형의 불순물들 또는 P형의 불순물들로 도우핑될 수 있다. 이와는 달리, 상기 게이트 도전막은 실리콘막 및 텅스텐 실리사이드막을 차례로 적층시키어 형성할 수도 있다. 또한, 상기 게이트 캐핑막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성한다. 상기 게이트 캐핑막을 형성하는 공정은 생략할 수도 있다.
다음으로, 상기 게이트 캐핑막 및 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴(110)을 형성한다(도 1의 S1). 그 결과, 상기 게이트 패턴(110)은 차례로 적층된 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함한다. 상기 게이트 도전막을 실리콘막만으로 형성하는 경우에는, 상기 게이트 전극(106)은 실리콘막 패턴만으로 이루어진다. 이와는 달리, 상기 게이트 도전막을 실리콘막 및 텅스텐 실리사이드막을 차례로 적층시키어 형성하는 경우에, 상기 게이트 전극(106)은 차례로 적층된 실리콘막 패턴 및 텅스텐 실리사이드막 패턴을 포함한다. 그러나, 상기 게이트 캐핑막의 형성이 생략되는 경우에는, 상기 게이트 패턴(110)은 상기 게이트 전극(106)만으로 구성된다. 한편, 상기 게이트 절연막은 상기 게이트 패턴(110)을 형성하는 과정에서 함께 패터닝될 수 있으며, 그 결과 도 2에 도시된 바와 같이, 상기 게이트 패턴(110) 및 상기 활성영역 사이에 게이트 절연막 패턴(104)이 형성된다. 이어서, 상기 게이트 패턴(110) 및 소자분리막(102)을 이온주입 마스크들로 사용하여 상기 활성영역에 제1 불순물 이온들을 주입하여 엘디디(LDD;lightly doped drain)영역들(112)을 형성한다(도 1의 S2). 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
도 1 및 도 3을 참조하면, 상기 엘디디 영역들(112)을 갖는 반도체기판의 전면 상에 스페이서 절연막을 형성한다. 상기 스페이서 절연막은 실리콘 질화막으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴(110)의 측벽 상에 스페이서(114)를 형성한다(도 1의 S3). 상기 게이트 패턴(110), 스페이서(114) 및 소자분리막(102)을 이온주입 마스크들로 사용하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소오스/드레인 영역들(116)을 형성한다(도 1의 S4). 그 결과, 상기 스페이서(114)의 하부에 상기 엘디디 영역들(112)이 잔존한다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있으며 상기 LDD 이온주입시 상기 활성영역에 주입된 불순물 이온들과 같은 도전형을 갖는다. 다음으로, 상기 소오스/드레인 영역들(116)을 갖는 반도체기판을 열처리하여 상기 소오스/드레인 영역들(116) 내의 불순물 이온들을 활성화시킨다. 상기 게이트 패턴(110), 게이트 절연막(104), 소오스/드레인 영역들(116) 및 스페이서(114)는 모스 트랜지스터를 구성한다.
도 1 및 도 4를 참조하면, 상기 소오스/드레인 열처리 공정이 완료된 반도체기판의 표면을 세정하여 상기 소오스/드레인 영역들(116) 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다.(도 1의 S5) 상기 세정된 반도체기판의 전면 상에 주금속막(118)을 형성한다.(도1의 S6) 상기 주금속막(118)은 니켈막, 코발트막 또는 티타늄막으로 형성할 수 있다. 바람직하게는 상기 주금속막(118)은 니켈막으로 형성할 수 있다. 상기 주금속막 (118)은 약 5Å 내지 약 200Å의 두께를 갖는 것이 바람직하다. 상기 주금속막(118) 상에 주금속 합금막(120)을 형성한다.(도1의 S7) 상기 주금속 합금막은 상기 주금속막(118)을 구성하는 금속과 적어도 한종류의 합금원소를 포함한다. 상기 적어도 한종류의 합금원소는 탄탈륨(Ta), 지르코늄(Zr), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), , 팔라듐(Pd), 바나듐(V), 니오븀(Nb) 및 몰리브데늄(Mo)으로 이루어진 일 군중 선택된 적어도 하나일 수 있다. 바람직하게는 상기 적어도 한종류의 합금원소는 탄탈륨일 수 있으며, 이 경우에 상기 주금속 합금막(120)은 니켈 탄탈륨 합금막일 수 있다. 상기 주금속 합금막(120)은 약 5Å 내지 약 200Å의 두께를 갖는 것이 바람직하다. 본 발명의 바람직한 실시예에 의하면, 상기 주금속막(118)은 니켈막으로 형성하고, 상기 주금속 합금막(120)은 니켈 탄탈륨 합금막으로 형성할 수 있다. 상기 주금속 합금막(120)을 형성한 후에, 상기 주금속 합금막(120) 상에 캐핑막(122)을 형성한다. 상기 캐핑막(122)은 티타늄 질화막(TiN layer)로 형성할 수 있다. 상기 캐핑막(122)은 상기 주금속막(118) 및 상기 주금속 합금막(120)의 산화를 방지하기 위하여 형성한다. 그러나, 상기 캐핑막(122)을 형성하는 공정은 생략될 수 있다.
도 1 및 도 5를 참조하면, 상기 주금속막(118), 주금속 합금막(120) 및 캐핑막(122)을 갖는 반도체기판에 대한 실리사이드화 공정(silicidation process)을 적용한다(도 1의 S8). 구체적으로, 상기 실리사이드화 공정은 상기 주금속막(118), 주금속 합금막(120) 및 캐핑막(122)을 갖는 반도체기판을 열처리하는 것을 포함한 다. 상기 열처리시의 온도는 상기 주금속막(118)을 구성하는 금속원소에 따라 달라질 수 있다. 상기 주금속막(118)이 니켈막으로 형성되는 경우에 상기 열처리는 약 300℃ 내지 약 600℃의 온도에서 수행될 수 있다. 상기 열처리 동안 상기 주금속막(118) 및 상기 주금속 합금막(120)은 상기 소오스/드레인 영역들(116) 내의 실리콘 원자들과 반응한다. 그 결과, 도 5에 도시된 바와 같이, 상기 소오스/드레인 영역들(116)의 표면들에 주금속 합금 실리사이드막들(124)이 형성된다.
본 발명의 바람직한 실시예에 의하면, 니켈막과 니켈 탄탈륨 합금막을 차례로 형성하고 실리사이드화 열처리를 수행함으로써 니켈 탄탈륨 실리사이드막을 형성한다. 이때, 합금원소로 첨가된 탄탈륨에 의하여 니켈 탄탈륨 실리사이드막의 열적 안정성을 향상시킬 수 있다. 또한, 상기 니켈막을 먼저 형성하고 상기 니켈막 상에 상기 니켈 탄탈륨 합금막을 형성함으로써, 상기 니켈 탄탈륨 실리사이드막 내의 상기 탄탈륨의 함량은 상기 니켈 탄탈륨 실리사이드막 하부에서 보다 상기 니켈 탄탈륨 실리사이드막 상부에서 크게 된다. 그 결과, 상기 소스/드레인영역들 (116) 내에서 상기 니켈 탄탈륨 실리사이드막의 수평방향 성장이 최소화됨으로써 반도체 소자의 전기적 특성 열화를 방지할 수 있다.
상술한 바와 같이 상기 게이트 패턴(110)이 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함하는 경우에 상기 주금속 합금 실리사이드막들(124)은 도 5에 도시된 바와 같이 상기 소스/드레인 영역들(116) 상에만 선택적으로 형성된다.
한편, 상기 게이트 패턴(110)이 상기 게이트 전극(106)만으로 이루어지고, 상기 게이트 전극(106)이 실리콘막 패턴만으로 이루어진 경우에는 상기 실리사이드 화 열처리 공정 동안 상기 실리콘막 패턴으로 이루어진 게이트 전극(106) 상에 상기 주금속 합금 실리사이드막들(124)과 동일한 물질구조를 갖는 다른 주금속 합금 실리사이드막(도시하지 않음)이 형성된다.
계속해서, 상기 스페이서(114), 소자분리막(102) 및 게이트 캐핑막 패턴 (108) 상의 미반응된 주금속막 및 주금속 합금막을 제거한다. 상기 미반응된 주금속막 및 주금속 합금막은 예를들어, 황산용액(sulfuric acid; H2SO4) 및 과산화수소 (hydrogen peroxide; H2O2)의 혼합용액(mixture)을 사용하여 제거할 수 있다. 상기 미반응된 주금속막 및 주금속 합금막을 제거하는 동안 상기 캐핑막(122) 역시 스트립(strip)될 수 있다.
도 1 및 도 6을 참조하면, 상기 주금속 합금 실리사이드막들(124)을 갖는 반도체기판의 전면 상에 층간절연막(126)을 형성한다(도 1의 S9). 상기 층간절연막 (69)을 패터닝하여 상기 소오스/드레인 영역들(116) 상의 상기 주금속 합금 실리사이드막들(124)을 노출시키는 콘택홀들을 형성한다. 상기 콘택홀들을 갖는 반도체기판의 전면 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 콘택홀들을 채우는 금속배선들(128)을 형성한다(도 1의 S10).
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 도 2 및 도 3에서 설명된 실시예와 동일한 방법을 사용하여 모스 트랜지스터를 형성한다. 즉, 반도체기판(300) 내에 소자분리막(302)을 형 성하여 활성영역을 한정하고, 상기 활성영역 상에 게이트 절연막 패턴(304) 및 게이트 전극(306)을 형성한다. 이후, LDD 영역들(312), 스페이서(314) 및 소스/드레인 영역들(316)을 형성한다. 본 실시예에서, 상기 모스 트랜지스터의 게이트 패턴은 실리콘막 패턴으로 이루어진 게이트 전극(306)만을 갖도록 형성된다. 다음에, 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 마스크 절연막을 형성한다. 바람직하게는, 상기 마스크 절연막은 상기 게이트 전극(306)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 마스크 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 마스크 절연막을 평탄화시키어 상기 게이트 전극(306)을 노출시키는 마스크 패턴(317)을 형성한다. 그 결과, 적어도 상기 소오스/드레인 영역들(316)은 상기 마스크 패턴(317)으로 덮여진다.
도 8를 참조하면, 상기 노출된 게이트 전극(306)을 갖는 반도체기판의 전면 상에 주금속막(318), 주금속 합금막(320) 및 캐핑막(322)을 차례로 형성한다. 상기 주금속막(318) 및 주금속 합금막(320)은 도 4에서 설명된 바와 같은 물질막으로 형성하고, 상기 캐핑막(322) 역시 도 4의 캐핑막(122)과 동일한 물질막으로 형성한다. 상기 캐핑막(122)을 형성하는 공정은 생략할 수도 있다.
다음으로, 상기 주금속막(318), 주금속 합금막(320) 및 캐핑막(322)을 갖는 반도체기판에 대한 실리사이드화 공정(silicidation process)을 적용한다. 상기 실리사이드화 공정은 도 5에서 설명된 것과 동일한 방법을 사용하여 실시한다. 그 결과, 상기 게이트 전극(306) 상에만 선택적으로 주금속 합금 실리사이드막(324)이 형성된다. 이어서, 도시하지는 않았지만, 상기 주금속 합금 실리사이드막(324)을 포함하는 반도체기판에 금속 공정을 적용한다. 상기 금속 공정은 도 6에서 설명된 것과 동일한 방법을 사용하여 실시된다.
<실험예들>
이하에서는, 상술한 실시예들에 따라 제작된 시료들(samples) 및 비교예에 의한 시료들의 여러가지 측정결과들을 설명하기로 한다.
도 9는 종래 샐리사이드공정에 의하여 형성된 니켈 실리사이드막 및 니켈 탄탈륨 실리사이드막의 면저항 대 열처리 온도 특성을 보여주는 그래프들이다. 도 9의 그래프에 있어서, 가로축은 추가 열처리 온도(additional annealing temperature)를 나타내고, 세로축은 면저항(sheet resistance)을 나타낸다.
상기 니켈 실리사이드막 및 니켈 탄탈륨 실리사이드막은 단일층의 니켈막 및 니켈 탄탈륨 합금막을 사용하여 실리콘 기판 상에 직접적으로 형성되었다. 즉, 실리콘 기판 상에 단일층의 니켈막 및 니켈 탄탈륨 합금막을 각각 형성하고, 450℃의 온도에서 30초 동안 열처리하였다. 그 결과, 상기 실리콘 기판 상에 상기 니켈 실리사이드막 및 상기 니켈 탄탈륨 실리사이드막이 형성되었다. 상기 니켈 실리사이드막 및 상기 니켈 탄탈륨 실리사이드막은 상온 내지 750℃ 사이의 온도에서 추가로 열처리되었다. 상기 추가 열처리 공정(additional annealing process)은 급속 열처리 공정(rapid thermal process;RTP)을 사용하여 30초 동안 실시되었다.
도 9를 참조하면, 니켈 탄탈륨 실리사이드막은 상온 내지 750℃ 사이의 추가 열처리 온도의 범위 내에서 균일한 면저항 특성을 보였다. 구체적으로, 상기 니켈 탄탈륨 실리사이드막은 750℃의 온도에서 실시된 추가 열처리 공정 후에도 약 4.5 ohm/sq.의 균일한 면저항을 보였다. 이에 반하여, 종래의 니켈 실리사이드막은 600℃보다 높은 추가 열처리 온도에서 불안정한 면저항 특성을 보였다. 즉, 종래의 니켈 실리사이드막은 750℃의 온도에서 실시된 추가 열처리 공정 후에 약 100 ohm/sq.의 높은 면저항을 보였다.
도 10은 종래 니켈 실리사이드막 및 니켈 탄탈륨 실리사이드막을 갖는 앤모스트랜지스터들의 드레인 오프전류(drain off current) 특성을 나타낸 그래프들이다.
상기 니켈 실리사이드막 및 상기 니켈 탄탈륨막은 단일층의 니켈막 및 니켈 탄탈륨막을 각각 100Å의 두께로 형성한 후, 도 9에서와 같이 실리사이드화 열처리하여 상기 앤모스 트랜지스터들의 소스/드레인 영역들 및 게이트 전극 상에 형성되었다. 도 10에 있어서, 가로축은 드레인 오프전류를 나타내고, 세로축은 축적분포율 (cumulative distribution rate)을 나타낸다.
도 10을 참조하면, 니켈 탄탈륨 실리사이드막을 갖는 앤모스 트랜지스터들의 경우, 니켈 실리사이드막을 갖는 앤모스 트랜지스터들 보다 약 1~2 오더(order) 높은 드레인 오프전류를 나타내었다. 이러한, 결과는 상기 니켈 탄탈륨 실리사이드막의 소스/드레인 영역 내에서의 수평방향 성장, 즉 채널영역 내로 침입(encroachment)에 기인한 것으로 판단된다.
이러한 결과들은, 니켈 탄탈륨 실리사이드막을 형성하는 경우, 니켈 실리사이드막에 비하여 개선된 열적 안정성을 얻을 수 있음을 보여준다. 그러나, 단일층의 니켈 탄탈륨 합금막에 의하여 형성된 니켈 탄탈륨 실리사이드막은 실리사이드막 의 수평방향 성장으로 인하여 모스 트랜지스터의 전기적 특성을 열화시키는 것으로 나타났다.
도 11 내지 도 13은 본 발명의 실시예에 따른 니켈 탄탈륨 실리사이드막들 및 비교예에 의한 실리사이드막들의 여러 특성들을 나타낸 결과들이다. 도 11 내지 도 13에 있어서, 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막들은 실리콘 기판상에 니켈막 및 니켈 탄탈륨 합금막의 이중금속층을 형성한 후, 실리사이드화 열처리를 통하여 형성되었다. 이때, 상기 니켈막 및 니켈 탄탈륨 합금막은 각각 30Å/70Å(T1), 50Å/50Å(T2) 및 70Å/30Å(T3)의 두께로 형성하였다. 또한, 비교를 위하여 단일 금속층을 이용한 니켈 탄탈륨 실리사이드막(T4) 및 니켈 실리사이드막(T5)을 각각 형성하였다. 상기 비교예에서 실리사이드막을 형성하기 위한 니켈막 및 니켈 탄탈륨 합금막은 각각 100Å의 두께로 형성되었다.
도 11은 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막들(T1, T2 및 T3)과 비교예에 의한 실리사이드막들(T4 및 T5)의 실리사이드화 열처리온도에 따른 면저항의 변화를 나타낸 그래프들이다.
도 11을 참조하면, 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드 막들(T1, T2 및 T3)는 약 300℃ 이하의 저온에서 실리사이드화 열처리가 수행되는 경우에도 니켈 실리사이드(T5)와 유사한 면저항 특성을 나타내었으며, 전체적으로 단일층의 니켈 탄탈륨 합금막을 이용하여 형성된 니켈 탄탈륨 실리사이드막(T4)에 비하여 낮은 면저항을 보였다.
도 12a 내지 도 12e는 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막들 (T1, T2 및 T3)과 비교예에 의한 실리사이드막들(T4 및 T5)의 표면 모폴로지 (mophology)를 보여주는 전자현미경(SEM) 사진들이다.
도 12a 내지 도 12e를 참조하면, 단일층을 사용하는 종래 샐리사이드 공정에 의하여 형성된 니켈 탄탈륨 실리사이드막(T4) 및 니켈 실리사이드막(T5)의 표면 모폴로지는 도 12d 및 도 12e에 각각 도시한 바와 같이 울퉁불퉁한 표면 모폴로지를 보였으며, 특히 니켈 실리사이드막(T5)의 경우 그 정도가 심하였다. 이러한, 표면 모폴로지는 상기 실리사이드막들(T4 및 T5)이 실제 모스트랜지스터에 적용될 경우 실리콘 기판과 실리사이드막과의 계면이 평탄하지 못할 것임을 보여준다. 도 12d 및 도 12e에 도시된 바와 같이 계면이 울퉁불퉁하면 열적으로 불안정하여 실리사이드막의 응집이 더 심해진다. 또한, 접합계면에서 접합 누설이 발생할 가능성이 커진다. 반면, 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막(T1, T2 및 T3)은 도 12a 및 도 12c에 도시된 바와 같이 평탄한 표면 모폴로지를 보였다. 이러한, 결과는 단일금속층을 사용하여 실리사이드막을 형성하는 경우에 비하여 본 발명의 실시예에서와 같이 이중금속층을 사용하여 실리사이드막을 형성하는 경우, 보다 평탄한 실리콘 기판과 실리사이드막과의 계면을 얻을 수 있음을 보여준다.
도 13은 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막들(T1, T2 및 T3)과 비교예에 의한 실리사이드막들(T4 및 T5)의 면저항 대 열처리 온도 특성을 보여주는 그래프들이다. 도 13의 그래프에 있어서, 가로축은 추가 열처리 온도를 나타내고, 세로축은 면저항을 나타낸다. 상기 추가 열처리는 상온, 700℃ 및 800℃ 의 온도에서 급속 열처리 공정을 사용하여 각각 30초 동안 실시되었다.
도 13을 참조하면, 700℃ 이상의 온도에서 추가 열처리를 수행한 결과, 니켈 실리사이드막(T5)의 면저항은 급격히 증가함을 보였다. 그러나, 본 발명의 실시예들에 의한 니켈 탄탈륨 실리사이드막(T1, T2 및 T3)들은 추가 열처리에 따른 면저항 증가가 미미하였으며, 상기 니켈 실리사이드막(T5) 보다 안정된 열적특성을 나타내었다.
도 14는 본 발명의 실시예들에 의한 니켈 탄탈륨 실리사이드막을 갖는 앤형 불순물영역 및 비교예에 의한 실리사이드막을 갖는 앤형 불순물영역의 저항특성을 보여주는 그래프들이다. 도 14에 있어서, 가로축들은 면저항(RS; sheet resist ance)을 나타내고, 세로축들은 축적분포율(cummulative distribution rate)을 나타낸다.
또한, 도 14에 있어서, 상기 실리사이드막들은 반도체 기판 내에 형성된 앤형 불순물 영역상에 각각 형성되었다. 상기 앤형 불순물 영역은 상기 반도체 기판 내에 비소(Arsenic)이온들을 주입하여 형성하였다. 본 발명의 실시예들에 의한 경우, 앤형 불순물 영역을 갖는 반도체 기판 상에 니켈막 및 니켈 탄탈륨 합금막의 이중금속층을 형성하고, 실리사이드화 열처리를 수행하여 니켈 탄탈륨 실리사이드막을 형성하였다. 이때, 상기 이중금속층을 이루는 니켈막 및 니켈 탄탈륨 합금막은 각각 50Å/50Å 및 70Å/30Å의 두께로 형성되었다. 비교예에 의한 경우, 앤형 불순물 영역을 갖는 반도체 기판 상에 단일층의 니켈막 또는 단일층의 니켈 탄탈륨 합금막을 형성하고 이후, 실리사이드화 열처리를 수행하여 니켈 실리사이드막 또 는 니켈 탄탈륨 실리사이드막을 형성하였다. 이때, 상기 니켈막 또는 니켈 탄탈륨 합금막은 100Å의 두께로 형성되었다.
도 14를 참조하면, 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막을 갖는 앤형 불순물 영역들은 약 9 ohm/sq. 내지 14 ohm/sq.의 균일한 면저항값들을 나타내었다. 이에 반하여, 비교예에 의한 니켈 실리사이드막을 갖는 앤형 불순물 영역들은 약 17 ohm/sq. 내지 약 31 ohm/sq.의 높고 불균일한 면저항값들을 보였다.
도 15는 본 발명의 실시예들에 의한 니켈 탄탈륨 실리사이드막을 갖는 폴리 실리콘 전극 및 비교예에 의한 실리사이드막을 갖는 폴리실리콘 전극의 저항특성을 보여주는 그래프들이다. 도 15에 있어서, 상기 폴리실리콘 전극은 비소이온들로 도핑되었으며, 본 발명의 실시예들 및 비교예에 있어서 상기 폴리실리콘 전극들 상에 실리사이드막을 형성하는 조건은 도 14에서 설명된 바와 같다.
도 15를 참조하면, 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막을 갖는 폴리실리콘 전극은 약 4 ohm/sq. 내지 6 ohm/sq.의 낮고 균일한 면저항값들을 보였다. 이에 반하여, 비교예에 의한 니켈 실리사이드막을 갖는 폴리실리콘 전극은 약 6 ohm/sq. 내지 약 600 ohm/sq.의 높고 불균일한(high and non-uniform) 면저항값들을 보였다.
도 16은 본 발명의 실시예에 의한 앤모스 트랜지스터들과 비교예에 의한 종래 앤모스 트랜지스터들의 드레인 오프전류 특성을 나타낸 그래프들이다. 도 16에 있어서, 가로축은 드레인 오프전류를 나타내고, 세로축은 축적분포율(cumulative distribution rate)을 나타낸다.
도 16에 있어서, 본 발명의 실시예에 의한 앤모스 트랜지스터들은 이중금속층을 사용하여 형성된 니켈 탄탈륨 실리사이드막을 갖도록 형성되었다. 즉, 도 1 내지 도 6에 설명된 바와 같이 앤모스 트랜지스터를 제조한 후 상기 앤모스 트랜지스터를 갖는 기판 상에 니켈막 및 니켈 탄탈륨 합금막의 이중금속층을 형성하였다. 이후, 실리사이드화 열처리를 수행하여 상기 앤모스 트랜지스터들의 소스/드레인 영역들 및 게이트 전극 상에 니켈 탄탈륨 실리사이드막을 형성하였다. 이때, 상기 이중금속층을 이루는 니켈막 및 니켈 탄탈륨 합금막은 각각 50Å/50Å 및 70Å/30Å의 두께로 형성되었다.
또한, 비교예에 의한 종래 앤모스 트랜지스터들은 단일층을 사용하여 형성된 니켈 실리사이드막 또는 니켈 탄탈륨 실리사이드막을 갖도록 형성되었다. 즉, 도 2 및 도 3에서 설명된 바와 같이 앤모스 트랜지스터를 형성한 후, 상기 앤모스 트랜지스터를 갖는 기판 상에 단일층의 니켈막 또는 단일층의 니켈 탄탈륨 합금막을 형성하였다. 이후, 실리사이드화 열처리를 수행하여 상기 앤모스 트랜지스터들의 소스/드레인 영역들 및 게이트 전극 상에 니켈 실리사이드막 또는 니켈 탄탈륨 실리사이드막을 형성하였다. 이때, 상기 니켈막 및 니켈 탄탈륨 합금막은 각각 100Å의 두께로 형성되었다. 본 발명의 실시예 및 상기 비교예에서 게이트 전극으로는 앤형 불순물 이온들이 도핑된 폴리실리콘이 사용되었다.
도 16을 참조하면, 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막을 갖는 앤모스 트랜지스터들의 경우, 단일층의 니켈 탄탈륨 합금막을 사용하여 형성된 니켈 탄탈륨 실리사이드막을 갖는 종래 앤모스 트랜지스터들에 비하여 낮고, 니켈 실리사이드막을 갖는 종래 앤모스 트랜지스터들과 유사한 드레인 오프전류를 나타내었다. 이러한 결과는, 본 발명의 실시예에 의한 니켈 탄탈륨 실리사이드막은 니켈막 및 니켈 탄탈륨 합금막의 이중금속층을 형성하고, 이후 실리사이드화 열처리를 수행함으로써, 합금원소로써 첨가되는 탄탈륨의 함량이 상기 니켈 탄탈륨 실리사이드막 하부에서 보다 상기 니켈 탄탈륨 실리사이드막 상부에서 크게 되기 때문인 것으로 판단된다. 즉, 앤모스 트랜지스터의 소스/드레인영역들 내에서 탄탈륨에 의한 상기 니켈 탄탈륨 실리사이드막의 수평방향 성장이 최소화되었기 때문이다.
결론적으로, 본 발명에 따라 니켈막 및 니켈 탄탈륨 합금막의 이중금속층을 형성하고 실리사이드화 열처리를 수행하여 니켈 탄탈륨 실리사이드막을 형성하는 경우, 합금 원소로 첨가되는 탄탈륨에 의하여 종래 니켈 실리사이드막에서 문제로 되던 열적 안정성 문제를 개선시킬 수 있게 된다. 그 뿐만 아니라, 니켈 탄탈륨 실리사이드막의 하부에서 탄탈륨의 함량이 작게 됨으로써 트랜지스터의 소스/드레인 영역들 내에서 상기 니켈 탄탈륨 실리사이드막의 수평방향 성장을 억제할 수 있게 된다. 그 결과, 종래 단일층의 니켈 탄탈륨 합금막을 사용하여 형성되는 니켈 탄탈륨 실리사이드막보다 개선된 전기적 특성을 얻을 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, 주금속층과 주금속 합금층의 이중금속층을 사용하여 합금 실리사이드막을 형성함으로써 상기 합금 실리사이드막의 열적 안정성을 현저히 개선 시킬 수 있을 뿐만 아니라, 전기적 특성의 저하를 최소화 할 수 있게 된다.

Claims (23)

  1. 실리콘을 함유하는 반도체기판 상에 니켈막을 형성하고,
    상기 니켈막 상에 적어도 한 종류의 합금원소를 함유하는 니켈 합금막을 형성하고,
    상기 니켈막 및 상기 니켈 합금막을 갖는 상기 반도체기판을 열처리하여 니켈 합금 실리사이드막을 형성하는 것을 포함하는 샐리사이드 공정.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 적어도 한 종류의 합금원소는 탄탈륨(Ta), 지르코늄(Zr), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 팔라듐(Pd), 바나듐(V), 니오븀(Nb) 및 몰리브데늄(Mo)으로 이루어진 일 군중 선택된 적어도 하나인 것을 특징으로 하는 샐리사이드 공정.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 적어도 한 종류의 합금원소는 탄탈륨(Ta)인 것을 특징으로 하는 샐리사이드 공정.
  6. 제 1 항에 있어서,
    상기 니켈막 및 상기 니켈 합금막은 각각 5Å 내지 200Å의 두께로 형성하는 것을 특징으로 하는 샐리사이드 공정.
  7. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖고,
    상기 모스 트랜지스터를 갖는 상기 반도체기판의 전면 상에 니켈막을 형성하고,
    상기 니켈막 상에 적어도 한 종류의 합금원소를 함유하는 니켈 합금막을 형성하고,
    상기 니켈막 및 상기 니켈 합금막을 갖는 상기 반도체기판을 열처리하여 적어도 상기 소스/드레인 영역들 상에 니켈 합금 실리사이드막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 적어도 한 종류의 합금원소는 탄탈륨(Ta), 지르코늄(Zr), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 팔라듐(Pd), 바나듐(V), 니오븀(Nb) 및 몰리브데늄(Mo)으로 이루어진 일 군중 선택된 적어도 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 적어도 한 종류의 합금원소는 탄탈륨(Ta)인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 니켈막 및 상기 니켈 합금막은 각각 5Å 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체기판 상에 실리콘막을 형성하고,
    상기 실리콘막을 패터닝하는 것을 포함하되, 상기 패터닝된 실리콘막 및 그 위의 상기 니켈막 및 니켈 합금막은 상기 열처리 동안 서로 반응하여 게이트 니켈 합금 실리사이드막을 생성시키는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체기판 상에 도전막 및 절연막을 차례로 형성하고,
    상기 절연막 및 상기 도전막을 연속적으로 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 7 항에 있어서,
    상기 니켈 합금 실리사이드막을 형성한 후에, 상기 반도체기판 상에 잔존하는 미반응된(unreacted) 니켈막 및 니켈 합금막을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 열처리 전에 상기 니켈 합금막 상에 캐핑막을 형성하는 것을 더 포함하되, 상기 캐핑막은 상기 미반응된 니켈막 및 니켈 합금막과 함께 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 캐핑막은 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 한쌍의 소스/드레인 영역, 상기 한쌍의 소스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖고,
    상기 모스 트랜지스터를 갖는 상기 반도체기판 상에, 상기 소소/드레인 영역들을 덮고 상기 게이트 패턴을 노출시키는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 갖는 상기 반도체기판의 전면 상에 니켈막을 형성하고,
    상기 니켈막 상에 적어도 한 종류의 합금원소를 함유하는 니켈 합금막을 형성하고,
    상기 니켈막 및 상기 니켈 합금막을 갖는 상기 반도체기판을 열처리하여 상기 게이트 패턴 상에 선택적으로 니켈 합금 실리사이드막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 적어도 한 종류의 합금원소는 탄탈륨(Ta), 지르코늄(Zr), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 팔라듐(Pd), 바나듐(V), 니오븀(Nb) 및 몰리브데늄(Mo)으로 이루어진 일 군중 선택된 적어도 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 삭제
  22. 제 20 항에 있어서,
    상기 적어도 한 종류의 합금원소는 탄탈륨(Ta)인 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 니켈막 및 상기 니켈 합금막은 각각 5Å 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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