KR20050049265A - 금속실리사이드막들을 채택하여 모오스 트랜지스터를제조하는 방법 - Google Patents

금속실리사이드막들을 채택하여 모오스 트랜지스터를제조하는 방법 Download PDF

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Abstract

금속실리사이드막들을 채택하여 모오스 트랜지스터를 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막 상에 게이트 전극 및 실리사이드화 저지막 패턴이 적층된 게이트 패턴을 형성한다. 상기 게이트 전극은 폴리실리콘막으로 형성된다. 상기 게이트 패턴의 측벽 상에 제1 절연성 스페이서를 형성한다. 그 후, 상기 게이트 패턴 및 상기 제1 스페이서를 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 소오스/드레인 영역들의 표면들에 제1 금속실리사이드막들을 형성하고, 상기 실리사이드화 저지막 패턴을 제거하여 상기 게이트 전극의 상부면을 노출시킨다. 상기 상부면이 노출된 게이트 전극의 측벽 상에 제2 절연성 스페이서를 형성하고, 상기 노출된 게이트 전극의 상부면들에 제2 금속실리사이드막을 형성한다.

Description

금속실리사이드막들을 채택하여 모오스 트랜지스터를 제조하는 방법{Method of fabricating a MOS transistor employing metal silicide layers}
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 금속실리사이드막들을 채택하여 모오스 트랜지스터를 제조하는 방법에 관한 것이다.
반도체 소자는 모오스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 모오스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모오스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 상기 채널 길이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라, 상기 게이트 전극의 전기적인 저항은 증가한다. 상기 단채널 효과를 개선하기 위해서는 상기 모오스 트랜지스터의 소오스/드레인 영역의 접합깊이(junction depth)와 아울러서 게이트 절연막의 두께를 감소시키는 것이 요구된다. 결과적으로, 상기 게이트 전극의 저항(R)은 물론 상기 게이트 커패시턴스(C)가 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간(Resistance-Capacitance delay time)에 기인하여 느려진다.
이에 더하여, 상기 소오스/드레인 영역은 얕은 접합깊이를 가지므로 그것의 면저항(sheet resistance)이 증가한다. 그 결과, 상기 단채널 모오스 트랜지스터의 구동능력(drivability)이 저하된다. 이에 따라, 상기 고집적 반도체 소자에 적합한 고성능(high performance) 모오스 트랜지스터를 구현하기 위하여 샐리사이드(salicide; self-aligned silicide) 기술이 널리 사용되고 있다.
상기 샐리사이드 기술은 상기 게이트 전극 및 소오스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 상기 게이트 전극 및 소오스/드레인 영역의 전기적인 저항을 낮추기 위한 공정기술(process technology)이다. 상기 금속 실리사이드막으로 코발트 실리사이드막 또는 타이타늄 실리사이드막 등이 널리 채택되고 있다. 특히, 상기 코발트 실리사이드막의 저항은 선폭의 변화에 대하여 매우 낮은 의존성을 보인다. 이에 따라, 상기 단채널 모오스 트랜지스터의 게이트 전극 상에 코발트 실리사이드막을 형성하는 기술이 널리 사용되고 있다. 그러나, 상기 게이트 전극의 폭이 약 0.1 ㎛ 보다 작은 경우에, 응집(agglomeration)이라고 알려진 현상에 기인하여 상기 코발트 실리사이드막의 적용에 한계가 있다.
한편, 소오스/드레인 영역에 형성되는 금속 실리사이드 막은 낮은 접합저항과 아울러서 누설전류특성이 요구되며, 상기 게이트 전극은 낮은 선저항이 요구된다. 최근에, 이러한 요구사항을 충족시키기 위해 소오스/드레인 영역과 상기 게이트 전극 상에 각각 별개의 공정으로 실리사이드를 형성하는 방법이 소개되고 있다.
소오스/드레인 영역과 게이트 전극 상에 각각 별개의 공정으로 실리사이드막을 형성하는 방법이 미국특허 제6,423,634호에 "트랜지스터의 게이트 전극 상에 저저항 금속실리사이드 영역을 형성하는 방법{Method of forming low resistance metal silicide region on a gate electrode of a transistor}"이라는 제목으로 위조렉 등(Wieczorek et al.)에 의해 개시된 바 있다.
그러나, 상기 미국특허 제6,423,634호에 개시된 방법은 소오스/드레인 영역에 형성된 금속실리사이드막들 및 게이트 전극 상에 형성된 금속실리사이드막들을 노출시키는 콘택홀들을 동시에 형성하고자 할 때, 상기 게이트 전극 상에 형성된 금속실리사이드막들이 식각손상을 받을 수 있는 문제점이 있다. 이 문제점을 해결하기 위해 상기 콘택홀들을 별개의 공정을 사용하여 형성하는 방법이 있을 수 있으나, 공정수가 증가하는 문제점이 있다.
본 발명의 목적은 소오스/드레인 영역들 상에 접합저항이 낮고 누설전류가 작은 금속실리사이드막을 채택하고, 게이트 전극 상에는 선저항이 낮은 금속실리사이드막을 채택하는 모오스 트랜지스터 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 소오스/드레인 영역 상에 형성된 금속실리사이드막들 및 게이트 전극 상에 형성된 금속실리사이드막을 동시에 노출시키는 콘택홀들을 형성할 때, 상기 게이트 전극 상에 형성된 금속실리사이드막이 식각손상되는 것을 방지할 수 있는 모오스 트랜지스터 제조방법을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 본 발명의 실시예는 금속실리사이드막들을 채택하여 모오스 트랜지스터를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막 상에 게이트 전극 및 실리사이드화 저지막 패턴이 적층된 게이트 패턴을 형성한다. 상기 게이트 전극은 폴리실리콘막으로 형성된다. 상기 게이트 패턴의 측벽 상에 제1 절연성 스페이서를 형성한다. 그 후, 상기 게이트 패턴 및 상기 제1 스페이서를 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 소오스/드레인 영역들의 표면들에 제1 금속실리사이드막들을 형성하고, 상기 실리사이드화 저지막 패턴을 제거하여 상기 게이트 전극의 상부면을 노출시킨다. 상기 상부면이 노출된 게이트 전극의 측벽 상에 제2 절연성 스페이서를 형성하고, 상기 노출된 게이트 전극의 상부면들에 제2 금속실리사이드막을 형성한다.
바람직하게는, 상기 실리사이드화 저지막 패턴은 실리콘산화막(SiO2), 실리콘질화막(SiN), 실리콘산질화막(SiON), 실리콘탄화막(SiC), 실리콘산탄화막(SiOC) 또는 실리콘탄질화막(SiCN)으로 형성할 수 있으며, 이들 중 적어도 두개의 막으로 형성할 수 있다.
또한, 상기 제1 및 제2 절연성 스페이서들 각각은 SiO2, SiN 또는 SiON으로 형성하는 것이 바람직하며, 이들 중 적어도 두개의 막으로 형성할 수 있다.
한편, 상기 제1 금속실리사이드막들을 형성하는 것은 상기 소오스/드레인 영역들을 갖는 반도체기판의 전면 상에 제1 금속막을 형성하는 것을 포함한다. 상기 제1 금속막이 형성된 반도체기판을 상기 제1 금속막의 실리사이드화 온도에서 열처리하고, 상기 열처리된 반도체기판 상의 미반응 제1 금속막을 제거한다. 이때, 상기 제1 금속막은 Co, Hf, Nb, Ni, Pd, Pt, Ta, Ti, W, V 또는 Zr으로 이루어지는 것이 바람직하며, 이들 중 적어도 두개의 물질로 이루어질 수 있다. 더욱 바람직하게는, 상기 제1 금속막은 Co 합금막일 수 있다.
또한, 상기 제2 금속실리사이드막을 형성하는 것은 상기 제2 절연성 스페이서가 형성된 반도체기판의 전면 상에 제2 금속막을 형성하는 것을 포함한다. 상기 제2 금속막이 형성된 반도체기판을 상기 제2 금속막의 실리사이드화 온도에서 열처리하고, 상기 제2 금속막의 실리사이드화 온도에서 열처리된 반도체기판 상의 미반응 제2 금속막을 제거한다. 이때, 상기 제2 금속막은 Co, Hf, Nb, Ni, Pd, Pt, Ta, Ti, W, V 또는 Zr으로 이루어지는 것이 바람직하며, 이들 중 적어도 두개의 물질로 이루어질 수 있다. 다만, 상기 제2 금속막은 상기 제1 금속막에 비해 실리사이드화 온도가 낮은 금속물질로 이루어지는 것이 바람직하다. 더욱 바람직하게는, 상기 제2 금속막은 Ni 합금막일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 모오스 트랜지스터를 제조하는 방법을 설명하기 위한 공정순서도이고, 도 2 내지 도 8은 도 1의 공정순서에 따라 모오스 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(51) 내에 소자분리막(53)을 형성하여 활성영역을 한정한다. 상기 활성영역이 한정된 반도체기판 상에 게이트 절연막(55), 게이트 도전막(57) 및 실리사이드화 저지막(59)을 형성한다. 상기 게이트 도전막(57)은 N형의 불순물들 또는 P형의 불순물들로 도우핑된 실리콘막으로 형성한다. 좀 더 구체적으로, 상기 게이트 도전막(57)은 N형의 도우프트 폴리실리콘막 또는 P형의 도우프트 폴리실리콘막으로 형성할 수 있다. NMOS 트랜지스터를 형성하기 위해서는 상기 게이트 도전막(57)은 N형의 도우프트 실리콘막으로 형성하는 것이 바람직하고, PMOS 트랜지스터를 형성하기 위해서는 상기 게이트 도전막은 P형의 도우프트 실리콘막으로 형성하는 것이 바람직하다.
상기 실리사이드화 저지막(59)은 SiO2, SiN, SiON, SiC, SiOC 또는 SiCN막으로 형성할 수 있으며, 이들 중 적어도 두개의 막을 적층하여 형성할 수 있다.
상기 게이트 도전막(57) 및 상기 실리사이드화 저지막을 패터닝하여 상기 게이트 절연막의 소정영역 상에 게이트 패턴(60)을 형성한다(도 1의 단계 1). 상기 게이트 패턴(60)은 게이트 전극(57a)과 실리사이드화 저지막 패턴(59a)이 적층된 구조를 갖는다. 상기 게이트 패턴(60)은 상기 활성영역의 상부를 가로지르도록 형성된다.
한편, 상기 실리사이드화 저지막(59)은 하드마스크막으로 사용될 수 있다. 즉, 상기 실리사이드화 저지막(59)을 사진 및 식각공정을 사용하여 패터닝하여 상기 실리사이드화 저지막 패턴(59a)을 형성한다. 그 후, 상기 실리사이드화 저지막 패턴(59a)을 식각마스크로 사용하여 상기 게이트 도전막(57)을 식각하여 상기 게이트 전극(57a)을 형성한다. 상기 게이트 절연막(55)도 함께 식각될 수 있다.
상기 게이트 패턴(60) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역 내에 제1 불순물 이온들을 주입하여 연장 영역들(extension regions; 61)을 형성한다(도 1의 단계 3). 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다. 구체적으로, 상기 N형 불순물 이온들은 비소 이온들 또는 인 이온들이고, 상기 P형 불순물 이온들은 붕소 이온들 또는 불화붕소(boron fluoride; BF2) 이온들이다.
도 1 및 도 4를 참조하면, 상기 연장영역들(61)을 갖는 반도체기판의 전면 상에 제1 절연성 스페이서막을 형성한다. 상기 제1 스페이서막은 SiO2, SiN 또는 SiON 막으로 형성할 수 있으며, 바람직하게는 SiO2막과 SiN막을 차례로 적층시키어 형성할 수 있다.
상기 제1 스페이서막을 전면식각하여 상기 게이트 패턴(60)의 측벽 상에 제1 절연성 스페이서(66)를 형성한다(도 1의 단계 5). 상기 제1 스페이서막이 SiO2 막과 SiN막을 차례로 적층된 경우, 상기 제1 절연성 스페이서(66)는 SiO2 스페이서(63)와 SiN 스페이서(65)를 포함한다. 이어서, 상기 게이트 패턴(60), 상기 제1 스페이서(66) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역 내에 제2 불순물 이온들을 주입하여 소오스/드레인 영역들(67)을 형성한다(도 1의 단계 7). 그 결과, 상기 스페이서(66)의 하부에 연장영역들(61)이 잔존한다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다. 상기 불순물 이온들은 열처리공정에 의해 활성화된다.
도 1 및 도 5를 참조하면, 상기 소오스/드레인 영역들(67)이 형성된 반도체기판 상에 제1 금속막(69)을 형성한다.
바람직하게는, 상기 제1 금속막(69)은 Co, Hf, Nb, Ni, Pd, Pt, Ta, Ti, W, V 또는 Zr으로 이루어질 수 있으며, 이들 중 적어도 두개의 합금막일 수 있다. 더욱 바람직하게는, 상기 제1 금속막(69)은 Co 또는 Co 합금막일 수 있다.
상기 제1 금속막(69)을 갖는 반도체기판을 상기 제1 금속막(69)의 실리사이드화 온도에서 열처리하여 상기 소오스/드레인 영역들(67) 상에 제1 금속실리사이드막들(71)을 형성한다(도 1의 단계 9). 상기 소오스/드레인 영역들(67) 이외의 영역들에서는 상기 소자분리막(53), 상기 제1 스페이서(66) 및 상기 실리사이드화 저지막 패턴(59a)에 의해 상기 제1 금속막(69)의 실리사이드화가 방지된다. 특히, 상기 실리사이드화 저지막 패턴(59a)이 상기 게이트 전극(57a)의 상부면을 덮고 있으므로, 상기 게이트 전극(57a) 상에서 상기 제2 금속막(69)의 실리사이드화가 방지된다..
상기 제1 금속막(69)이 Co 또는 Co 합금막인 경우, 상기 열처리는 750℃ 이상의 고온에서 수행된다. 그 결과, 상기 소오스/드레인 영역들(67) 상에 CoSi2막들이 형성된다. 상기 CoSi2 막은 통상적인 2단계 열처리 공정으로 형성될 수 있다.
도 1 및 도 6을 참조하면, 상기 제1 금속실리사이드막들(71)이 형성된 후, 상기 반도체기판(51) 상부에 잔존하는 미반응 제1 금속막(69)을 제거한다. 상기 미반응 제1 금속막(69)은 습식세정 공정에 의해 제거될 수 있다.
상기 미반응 제1 금속막(69)이 제거된 후, 상기 게이트 전극(57a) 상에 적층된 상기 실리사이드화 저지막 패턴(59a)을 제거한다(도 1의 단계 11). 상기 실리사이드화 저지막 패턴(59a)은 건식 및/또는 습식 세정공정을 사용하여 제거될 수 있다. 상기 실리사이드화 저지막 패턴(59a)이 SiN막으로 형성된 경우, 상기 실리사이드화 저지막 패턴(59a)은 인산(H3PO4) 용액을 사용하여 제거하는 것이 바람직하다.
한편, 상기 실리사이드화 저지막 패턴(59a)을 제거하는 동안, 상기 제1 스페이서(66)의 일부 또는 전부가 제거될 수 있다. 상기 제1 스페이서(66)의 일부 또는 전부가 제거됨에 따라, 상기 반도체기판(51)의 표면이 노출될 수 있다. 따라서, 상기 반도체기판(51)의 노출된 표면을 절연막으로 덮기 위해 제2 절연성 스페이서막을 형성한다.
상기 제2 스페이서막은 SiO2, SiN 또는 SiON 막으로 형성할 수 있으며, 바람직하게는 SiO2막과 SiN막을 차례로 적층시키어 형성할 수 있다.
상기 제2 스페이서막을 전면 식각하여 SiO2 스페이서(73)와 SiN 스페이서(75)가 적층된 제2 스페이서(76)를 형성한다(도 1의 단계 13). 상기 제1 스페이서(66)의 일부가 잔존하는 경우, 상기 잔존하는 제1 스페이서(66)도 같이 전면식각된다. 상기 제2 스페이서(76)는 상기 노출된 반도체기판(51)의 표면을 덮으며, 상기 게이트 전극(57a)의 측벽 상에 형성된다. 바람직하게는, 상기 제2 스페이서(76)의 일부는 연장되어, 상기 제1 금속실리사이드막들(71)의 일부를 덮도록 형성될 수 있다.
도 1 및 도 7을 참조하면, 상기 제2 스페이서(76)가 형성된 반도체기판의 전면 상에 제2 금속막(77)을 형성한다. 상기 제2 금속막은 Co, Hf, Nb, Ni, Pd, Pt, Ta, Ti, W, V 또는 Zr으로 이루어질 수 있으며, 이들 중 적어도 두개의 합금막일 수 있다. 다만, 상기 제2 금속막(77)은 상기 제1 금속막(도 5의 69)에 비해 상대적으로 낮은 실리사이드화 온도를 갖는다. 더욱 바람직하게는, 상기 제2 금속막(77)은 Ni 또는 Ni 합금막일 수 있다. 이에 더하여, 상기 제2 금속막(77)은 상기 제1 금속막(69)에 비해 더 두껍게 형성될 수 있다.
상기 제2 금속막(77)을 갖는 반도체기판을 상기 제2 금속막(77)의 실리사이드화 온도에서 열처리하여 상기 게이트 전극(57a) 상에 제2 금속실리사이드막들(79)을 형성한다(도 1의 단계 15). 상기 게이트 전극(57a) 이외의 영역들에서는 상기 소자분리막(53), 상기 제2 스페이서(76) 및 상기 제1 금속실리사이드막들(71)에 의해 제2 금속막(77)의 실리사이드화가 방지된다. 특히, 상기 소오스/드레인 영역들(67) 상에는 제1 금속실리사이드막들(71)이 형성되어 있으므로, 제2 금속막(77)의 실리사이드화가 방지된다.
상기 제2 금속막(77)이 Ni 또는 Ni 합금막인 경우, 상기 열처리는 400℃ 내지 530℃의 온도범위에서 수행되는 것이 바람직하다. 그 결과, 상기 게이트 전극(57a) 상에 비저항이 낮은 NiSi막이 형성된다.
도 1 및 도 8을 참조하면, 상기 제2 금속실리사이드막(79)이 형성된 후, 상기 반도체기판(51) 상부에 잔존하는 미반응 제2 금속막(77)을 제거한다. 상기 미반응 제2 금속막(77)은 습식세정 공정에 의해 제거될 수 있다. 이에 따라, 상기 소오스/드레인 영역들(67) 상에는 제1 금속실리사이드막들(71)이 형성되고, 상기 게이트 전극(57a) 상에는 제2 금속실리사이드막(79)이 형성된 모오스 트랜지스터가 완성된다.
그 후, 상기 모오스 트랜지스터를 덮는 식각저지막(81) 및 층간절연막(83)을 형성한다(도 1의 단계 17). 상기 층간절연막(83)은 상기 모오스 트랜지스터와 다른 개별소자들을 분리시키는 역할을 한다.
상기 층간절연막(83)을 사진 및 식각공정을 사용하여 패터닝하여 상기 제1 금속실리사이드막(71) 상의 식각저지막(81) 및 상기 제2 금속실리사이드막(79) 상의 식각저지막(81)을 노출시키는 예비콘택홀들(도시하지 않음)을 형성한다. 그 후, 상기 식각저지막(81)을 식각하여 상기 제1 금속실리사이드막(71) 및 상기 제2 금속실리사이드막(79)을 노출시키는 최종 콘택홀들을 형성한다. 상기 제1 및 제2 금속실리사이드막들(71, 79)은 최종적으로 상기 식각저지막(81)을 식각하므로서 노출된다. 따라서, 상기 최종 콘택홀들을 형성하는 동안 상기 제2 금속실리사이드막(79)의 식각손상을 방지할 수 있다.
상기 최종 콘택홀들 내에는 콘택플러그가 형성되며, 상기 모오스 트랜지스터는 상기 콘택플러그를 통해 다른 개별소자들과 전기적으로 연결된다.
본 발명에 따르면, 소오스/드레인 영역들 상에는 CoSi2와 같이 접합저항이 낮고 누설전류가 작은 금속실리사이드막을, 게이트 전극 상에는 NiSi와 같이 선저항이 낮은 금속실리사이드막을 채택하는 모오스 트랜지스터를 제조할 수 있다.
또한, 본 발명의 실시예에 따른 모오스 트랜지스터 제조방법은 소오스/드레인 영역들 및 게이트 전극 상의 금속실리사이드막들 상에 동일한 물질막으로 식각저지막을 형성할 수 있다. 따라서, 상기 소오스/드레인 영역들 및 상기 게이트 전극 상부에 콘택홀들을 동시에 형성하면서, 상기 게이트 전극 상부의 금속실리사이드막이 식각손상되는 것을 방지할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 모오스 트랜지스터를 제조하는 방법을 설명하기 위한 공정순서도이다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 모오스 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.

Claims (7)

  1. 반도체기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극 및 실리사이드화 저지막 패턴이 적층된 게이트 패턴을 형성하되, 상기 게이트 전극은 폴리실리콘막으로 형성되고,
    상기 게이트 패턴의 측벽 상에 제1 절연성 스페이서를 형성하고,
    상기 게이트 패턴 및 상기 제1 스페이서를 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하고,
    상기 소오스/드레인 영역들의 표면들에 제1 금속실리사이드막들을 형성하고,
    상기 실리사이드화 저지막 패턴을 제거하여 상기 게이트 전극의 상부면을 노출시키고,
    상기 상부면이 노출된 게이트 전극의 측벽 상에 제2 절연성 스페이서를 형성하고,
    상기 노출된 게이트 전극의 상부면들에 제2 금속실리사이드막을 형성하는 것을 포함하는 모오스 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 금속실리사이드막들을 형성하는 것은
    상기 소오스/드레인 영역들을 갖는 반도체기판의 전면 상에 제1 금속막을 형성하고,
    상기 제1 금속막이 형성된 반도체기판을 상기 제1 금속막의 실리사이드화 온도에서 열처리하고,
    상기 열처리된 반도체기판 상의 미반응 제1 금속막을 제거하는 것을 포함하는 모오스 트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 제2 금속실리사이드막을 형성하는 것은
    상기 제2 절연성 스페이서가 형성된 반도체기판의 전면 상에 제2 금속막을 형성하고,
    상기 제2 금속막이 형성된 반도체기판을 상기 제2 금속막의 실리사이드화 온도에서 열처리하고,
    상기 제2 금속막의 실리사이드화 온도에서 열처리된 반도체기판 상의 미반응 제2 금속막을 제거하는 것을 포함하는 모오스 트랜지스터 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 금속막 및 상기 제2 금속막 각각은 Co, Hf, Nb, Ni, Pd, Pt, Ta, Ti, W, V 및 Zr으로 이루어진 일군으로부터 선택된 적어도 하나의 금속물질로 이루어지되, 상기 제2 금속막은 상기 제1 금속막에 비해 실리사이드화 온도가 낮은 금속물질로 이루어진 것을 특징으로 하는 모오스 트랜지스터 제조방법.
  5. 제 3 항에 있어서,
    상기 제1 금속막은 Co 합금막이고, 상기 제2 금속막은 Ni 합금막인 것은 특징으로 하는 모오스 트랜지스터 제조방법.
  6. 제 1 항에 있어서,
    상기 실리사이드화 저지막 패턴은 SiO2, SiN, SiON, SiC, SiOC 및 SiCN으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막으로 형성되는 것을 특징으로 하는 모오스 트랜지스터 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 절연성 스페이서들 각각은 SiO2, SiN 및 SiON으로 이루어진 일군으로부터 선택된 적어도 하나의 절연막으로 형성되는 것을 특징으로 하는 모오스 트랜지스터 제조방법.
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