KR102608340B1 - 엑시머 레이저 어닐링을 이용한 초저접합 실리사이드층 형성방법 - Google Patents

엑시머 레이저 어닐링을 이용한 초저접합 실리사이드층 형성방법 Download PDF

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Abstract

본 발명은 레이저 흡수층의 증착 및 제거 공정이 필요치 않으며, 게이트, 소스 및 드레인 접합저항을 감소시킬 수 있는 실리사이드층을 제공하기 위하여 엑시머 레이저를 이용한 어닐링 방법 및 이를 적용한 반도체 소자를 제공한다.
본 연구는 해외원천기술 상용화 기술개발 사업 연구비에 의해 지원되었습니다. (과제번호: S3010291)

Description

엑시머 레이저 어닐링을 이용한 초저접합 실리사이드층 형성방법 {Formation method of silicide layer using the Excimer laser for the semiconductor devices}
본 발명은 엑시머 레이저 어닐링을 이용한 초저접합 실리사이드층 형성방법에 관한 것이다.
최근의 반도체 소자는 고집적화와 소형화를 동시에 이루어야 하는 기술적 난제에 빠져있다. 이를 해결하는 방안으로, CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터를 제조하는 경우 초저접합(Ultra-shallow junction)을 형성하는 기술에 관한 관심이 늘고 있다.
그러나, 초저접합과 관련하여 요구되는 접합 깊이(Junction depth)가 더욱 얇아짐에 따라, 통상적인 가열 방식으로 형성한 접합은 게이트 저항 및 접합저항이 증가하는 문제점이 있다. 이를 극복하고자 선폭 50nm 이하의 반도체 소자의 열처리 공정에서도 레이저를 이용한 어닐링 공정에 대한 주목도가 높아지고 있다.
기존 100㎛ 이상의 게이트 길이(Gate length)를 갖는 반도체 소자 및 트랜지스터에는 소스(Source) 및 드레인(Drain) 영역의 각 내측에 초저접합의 소스/드레인 확장(Source/Drain Extension) 도핑층이 형성되며, 불순물 이온 주입 후 트랜지스터 소자의 소스/드레인 영역과 배선저항을 줄이고, 8족 금속원소를 증착하여 램프(Lamp) 베이스의 급속 열처리 공정(Rapid Thermal Process)을 수행함으로써, 소스/드레인 확장 도핑층과 소스/드레인 영역에서의 도핑 물질과 실리사이드를 활성화되도록 하는 방법을 사용하고 있다.
그러나, 상기한 방법은 공정의 단계가 복잡하며, 고비용의 공정을 다수 포함하는 경제적인 문제점을 안고 있다. 또한, 통상적으로 사용하는 레이저 어닐링 공정은 실리콘 게이트를 갖는 트랜지스터의 제조법에는 유리하게 적용할 수 있으나, 상기 실리콘 게이트 상단에 금속 게이트를 포함하는 경우 상기 금속 게이트의 레이저광 흡수율이 높아 금속 게이트가 먼저 녹아 형상이 변형되는 현상이 발생하는 문제점이 있다.
이를 해결하는 방법으로, 기판의 전면에 금속성 또는 탄소성의 레이저 흡수층을 증착하여 레이저 어닐링 이후 제거하는 일회성 방편이 개시되고 있으나, 금속성의 레이저 흡수층은 실리콘의 녹는점과 별 차이가 없어 흡수층 제거 이후에도 산화막 내에 성분이 잔류하는 현상이 있으며, 탄소성의 레이저 흡수층은 식각하여 제거하는 방법 외에는 적용이 어렵다는 문제가 있다.
본 연구는 해외원천기술 상용화 기술개발 사업 연구비에 의해 지원되었습니다. (과제번호:S3010291)
(0001) 대한민국 등록특허 제10-0365414호 (2001. 04. 30.) (0002) 대한민국 공개특허 제10-2017-0056748호 (2015. 11. 13.)
상기와 같은 문제점을 해결하기 위하여 종래 180nm 수준의 접합 두께를 더욱 축소하여 100nm 수준으로 제어하며, 본 발명은 레이저 비정질의 흡수층을 배제하고 실리콘으로의 흡수율이 뛰어난 엑시머 레이저 어닐링을 이용한 초저접합 실리사이드층의 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 양태는 엑시머 레이저를 이용하여 기판상에 초저접합 실리사이드층을 형성하는 방법에 관한 것이다.
상기 일 양태에 있어, 상기 형성방법은,
실리콘 웨이퍼 기판 상부에 게이트 절연층 및 비정질 실리콘을 증착하여 단계;
상기 비정질 실리콘을 식각하는 단계;
상기 게이트 영역 측면에 1차 스페이서를 형성하는 단계;
상기 웨이퍼 기판에 이온을 주입하여 소스(source) 영역을 형성하는 단계;
상기 웨이퍼 기판에 이온을 주입하여 드레인(drain) 영역을 형성하는 단계;
상기 1차 스페이서를 제거하는 단계;
상기 게이트, 소스 및 드레인 영역 상에 금속층을 증착하는 단계;
상기 게이트 영역 측면에 2차 스페이서를 형성하는 단계;
1차 엑시머 레이저 어닐링을 통해 모노 실리사이드를 형성하는 단계;
2차 엑시머 레이저 어닐링을 통해 다결정 구조의 실리사이드층을 형성하는 단계;
를 포함하는 것일 수 있다.
상기 일 양태에 있어, 상기 비정질 실리콘 증착은 300 내지 380℃에서 수행하는 것일 수 있다.
상기 일 양태에 있어, 상기 2차 스페이서는 질화 텅스텐, 질화 실리콘, 폴리테트라플루오로에틸렌(PTFE), 폴리에틸에테르케톤(PEEK) 및 나일론으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상으로 이루어진 것일 수 있다.
상기 일 양태에 있어, 상기 금속층은 Ni, Pd, Pt 및 Co 중 선택된 어느 하나로 이루어진 것일 수 있다.
상기 일 양태에 있어, 상기 모노 실리사이드는 NiSi를 포함하는 것일 수 있다.
상기 일 양태에 있어, 상기 다결정 구조의 실리사이드 층은 NiSi2를 포함하는 것일 수 있다.
상기 일 양태에 있어, 상기 엑시머 레이저는 DUV(Deep Ultra Violet) 영역의 파장을 사용하는 것일 수 있다.
상기 일 양태에 있어, 상기 DUV 영역의 파장은 180 내지 320nm인 것일 수 있다.
상기 일 양태에 있어, 상기 엑시머 레이저의 펄스 에너지밀도는 500 내지 1200mJ/cm2이며, 각 펄스의 지속시간은 5 내지 50ns일 수 있다.
상기 일 양태에 있어, 상기 엑시머 레이저는 선형 빔 스팟을 갖는 것일 수 있다.
상기 일 양태에 있어, 상기 선형 빔 스팟은 긴 모서리의 길이가 5 내지 30mm이며, 짧은 모서리의 길이가 0.1 내지 1.0mm인 것일 수 있다.
상기 일 양태에 있어, 상기 어닐링 공정은 350 내지 450℃에서 수행하는 것일 수 있다.
또한, 본 발명의 다른 일 양태는 상기 초저접합 실리사이드층의 형성방법에 따라 제조된 초저접합 실리사이드층을 포함하는 반도체 소자에 관한 것이다.
본 발명에 따른 엑시머 레이저 어닐링을 이용한 실리사이드층의 형성방법은 공정상 레이저 흡수층의 증착 및 제거 공정이 필요치 않으며, 게이트, 소스 및 드레인 접합저항을 감소시킬 수 있는 초저접합 실리사이드층을 제공한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 엑시머 레이저 어닐링을 이용한 초저접합 실리사이드층을 반도체 상에 형성하는 과정을 나타낸 모식도이다.
도 7은 엑시머 레이저의 파장, 주사시간 및 에너지밀도에 따라 용융된 실리콘의 깊이를 나타낸 그래프이다.
도 8은 엑시머 레이저의 파장, 주사시간 및 에너지밀도에 따라 용융된 실리콘이 유지되는 시간을 나타낸 그래프이다.
도 9는 엑시머 레이저를 웨이퍼에 주사하며 측정한 엑시머 레이저의 에너지밀도를 나타낸 그래프이다.
도 10은 급속 가열 냉각 시 나타나는 접합층의 XRD(X-Ray Diffraction) 스펙트럼을 나타낸 그래프이다.
도 11은 엑시머 레이저 어닐링 시 나타나는 접합층의 XRD(X-Ray Diffraction) 스펙트럼을 나타낸 그래프이다.
도 12는 실리콘의 흡광도 및 대표적인 레이저 파장 영역을 함께 나타낸 그래프이다.
이하 본 발명에 따른 엑시머 레이저 어닐링을 이용한 실리사이드층 형성방법에 대하여 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
본 발명의 일 실시예에 따른 엑시머 레이저 어닐링을 이용한 실리사이드층의 형성방법은,
실리콘 웨이퍼 기판 상부에 게이트 절연층 및 비정질 실리콘을 증착하는 단계;
상기 비정질 실리콘을 식각하는 단계;
상기 게이트 영역 측면에 1차 스페이서를 형성하는 단계;
상기 반도체 기판에 이온을 주입하여 소스(source) 영역을 형성하는 단계;
상기 반도체 기판에 이온을 주입하여 드레인(drain) 영역을 형성하는 단계;
상기 1차 스페이서를 제거하는 단계;
상기 게이트, 소스 및 드레인 영역 상에 금속층을 증착하는 단계;
상기 게이트 영역 측면에 2차 스페이서를 형성하는 단계;
1차 엑시머 레이저 어닐링을 통해 모노 실리사이드를 형성하는 단계;
2차 엑시머 레이저 어닐링을 통해 다결정 구조의 실리사이드층을 형성하는 단계;
를 포함하는 것일 수 있다.
상기 게이트 절연층은 상기 비정질 실리콘의 증착 이전에 수행하는 것일 수 있다. 상기 게이트 절연층은 폴리실리콘 또는 실리케이트일 수 있다.
상기 비정질 실리콘은 플라스마 화학적 기상 증착법(Plasma Enhanced Chemical Vapor Deposition), 스퍼터링법, 열진공법 및 전자빔법 중 선택된 어느 하나의 방법으로 증착되는 것일 수 있으나, 반드시 이에 제한받지는 않는다.
상기 비정질 실리콘 증착은 250 내지 400℃에서 수행하는 것일 수 있다. 이때, 바람직하게는 280 내지 380℃에서 수행하는 것일 수 있다. 이와 같은 온도에서 증착함으로써 증착 수율을 높일 수 있어 바람직하다.
상기 1차 스페이서는 이온 주입 시 소스 및 드레인 영역의 범위를 제어하기 위하여 사용하는 것으로, 이후 비등방성 식각으로 제거하는 것일 수 있다.
상기 엑시머 레이저는 DUV(Deep Ultra Violet) 영역의 파장을 사용하는 것일 수 있다. 구체적으로 파장 영역이 180 내지 320nm인 엑시머 레이저를 사용하는 것일 수 있다. 상기 파장 영역을 만족하는 엑시머 레이저는 예를 들어, XeCl(308nm), KrF(248nm) 및 ArF(193nm) 레이저를 사용하는 것일 수 있다. 이때, KrF 또는 XeCl 레이저를 사용하는 것이 반도체의 접합저항을 더욱 낮출 수 있어 바람직하다.
상기 엑시머 레이저의 펄스 에너지밀도는 500 내지 1200mJ/cm2일 수 있다. 상기 펄스 에너지가 너무 낮은 경우 접합이 잘 형성되지 않아 접합저항이 높아지며, 펄스 에너지가 너무 높은 경우 오히려 접합저항이 증가할 수 있어 바람직하지 않다.
상기 엑시머 레이저의 펄스 지속시간은 5 내지 50ns일 수 있다. 상기 엑시머 레이저의 펄스 지속시간이 증가할수록 레이저가 주사된 표면이 용융되는 시간이 증가하는데, 엑시머 레이저 펄스를 50ns를 초과하여 지속할 경우 과다한 용융이 발생하여 어닐링 타겟 물질 외의 다른 물질들이 손상을 입을 수 있으며, 지속시간이 5ns 미만일 경우 어닐링이 충분히 되지 않아 바람직하지 않다.
상기 엑시머 레이저는 선형 빔 스팟을 갖는 것일 수 있다. 선형의 빔 스팟은 높은 처리율(Throughput)을 가지나, 빔이 오버랩되는 단점을 가지고 있다. 그러나, 본 발명에서는 빔이 오버랩되어 생길 수 있는 단점인 뜨임 현상(Tempera ting) 현상에 의해 성능저하가 잘 발생하지 않는 타겟 물질을 사용하여 상기한 단점을 극복할 수 있다.
상기 일 양태에 있어, 상기 선형 빔 스팟은 긴 모서리의 길이가 5 내지 30mm이며, 짧은 모서리의 길이가 0.1 내지 1.0mm인 것일 수 있다. 이와 같은 범위의 빔 스팟 크기를 유지함으로써 반도체의 수율을 높일 수 있다.
상기 일 양태에 있어, 상기 어닐링 공정은 350 내지 550℃에서 수행하는 것일 수 있다. 이와 같은 온도 범위에서 어닐링을 수행함으로써 실리사이드층이 가장 낮은 비저항을 갖는 구간에서 형성되어, 이를 사용한 고성능 소자 구현이 가능하다.
상기 비정질 실리콘은 상기 2회에 걸친 엑시머 레이저 어닐링을 통해 정질 폴리실리콘으로 변형되는 것일 수 있다.
상기 초저접합 실리사이드층 형성방법에 있어서, 이에 사용되는 물질과 그 역할에 관한 상세한 설명은 하기 실시예와 함께 후술한다.
또한, 본 발명은 상기 형성방법에 따라 제조된 실리사이드를 포함하는 반도체 소자를 제공한다. 본 발명에 따른 실리사이드를 포함하는 반도체는 낮은 접합저항을 갖는 것을 특징으로 한다.
상기 반도체 소자의 접합저항에 관련한 보다 상세한 설명은 하기의 실시예와 함께 후술한다.
이하, 실시예를 통해 본 발명에 따른 엑시머 레이저 어닐링을 이용한 실리사이드층 형성방법에 대하여 더욱 상세히 설명한다. 다만 하기 실시예는 본 발명을 상세히 설명하기 위한 하나의 참조일 뿐 본 발명이 이에 한정되는 것은 아니며, 여러 형태로 구현될 수 있다.
또한, 달리 정의되지 않은 한, 모든 기술적 용어 및 과학적 용어는 본 발명이 속하는 당업자 중 하나에 의해 일반적으로 이해되는 의미와 동일한 의미를 갖는다. 본원에서 설명에 사용되는 용어는 단지 특정 실시예를 효과적으로 기술하기 위함이고 본 발명을 제한하는 것으로 의도되지 않는다. 또한, 명세서에서 특별히 기재하지 않은 첨가물의 단위는 중량%일 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 엑시머 레이저 어닐링을 이용한 실리사이드층 형성방법을 설명하기 위한 공정 단면도로써, 이를 설명하면 다음과 같다.
도 1을 참조하면, 실리콘 웨이퍼 기판(4)상에 필드 영역과 활성 영역을 한정하는 소자 분리막(5)을 형성하고, 공지의 방법으로 N-웰 및 P-웰을 형성한다(N-웰 및 P-웰은 도시하지 않음). 다음으로, 상기 실리콘 웨이퍼 기판(4)상에 게이트 절연층(11), 1차 스페이서(6a)를 차례로 형성한 후, 비정질 실리콘(10)을 증착한다. 이후 소스 및 드레인 영역을 생성하기 위한 불순물을 주입한다.
이때, 상기 실리콘 웨이퍼는 단결정 웨이퍼 또는 다결정 웨이퍼일 수 있으나, 반드시 이에 제한받지는 않는다. 상기 1차 스페이서는 질화 실리콘, 폴리테트라플루오로에틸렌(PTFE), 폴리에틸에테르케톤(PEEK) 또는 나일론으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상으로 이루어진 것일 수 있다. 이때, Si3N4를 사용하는 것이 차후 제거하기 용이하여 바람직하다.
도 2를 참조하면, 불순물 주입으로 인한 소스 영역(21) 및 드레인 영역(31)이 생성된 것을 알 수 있다. 다음으로, 1차 스페이서 및 1차 스페이서 하단의 게이트 절연층(11)의 일부를 선택적으로 식각하여 제거하며, 금속층을 형성하기 위한 증착을 수행한다.
상기 금속층은 Ni, Pd, Pt 및 Co 중 선택된 어느 하나의 원소로 이루어진 것일 수 있다. 구체적으로, 상기 원소는 8족 원소에서 선택된 어느 하나일 수 있으나, 본 발명에서는 전술한 8족 원소 이외에 Co와 같은 원소를 포함할 수 있다.
이때, 상기 금속층을 250 내지 750Å의 두께로 증착하는 것일 수 있다.
도 3을 참조하면, 증착이 수행되어 게이트 영역 금속층(13), 소스 영역 금속층(23) 및 드레인 영역 금속층(33)이 형성된 것을 알 수 있다. 다음으로, 소스/드레인 영역의 금속층(23/33)이 선택적으로 어닐링이 가능하도록 비정질 실리콘(10) 측면에 2차 스페이서(6b)를 형성한다.
도 4를 참조하면, 2차 스페이서(6b)를 형성함으로써 소스/드레인 영역의 금속층(23/33)의 어닐링이 가능한 범위가 한정되어있는 것을 확인할 수 있다. 이후 1차 엑시머 레이저 어닐링을 수행한다.
상기 2차 스페이서는 질화 텅스텐, 질화 실리콘, 폴리테트라플루오로에틸렌(PTFE), 폴리에틸에테르케톤(PEEK) 및 나일론으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상으로 이루어진 것일 수 있다. 이때, 상기 2차 스페이서를 500 내지 1000Å의 두께로 형성하는 것일 수 있다. 이와 같은 조건을 만족함으로써, 열 안정성 및 전기적 안정성이 우수한 2차 스페이서를 제공할 수 있다.
도 5를 참조하면, 1차 엑시머 레이저 어닐링 이후 게이트 영역 단결정 실리사이드층(12a), 소스 영역 단결정 실리사이드층(22a) 및 드레인 영역 단결정 실리사이드층(32a)이 형성된 것을 알 수 있다. 상기 단결정을 다결정으로 변환하기 위해 2차 엑시머 레이저 어닐링을 수행한다.
상기 모노 실리사이드는 NiSi를 포함하는 것일 수 있다. 이때, 상기 모노 실리사이드는 전이금속과 실리콘의 원자비가 1:1로 이루어진 화합물을 의미하는 것일 수 있다.
상기 다결정 구조의 실리사이드층은 NiSi2를 포함하는 것일 수 있다.
도 6을 참조하면, 2차 엑시머 레이저 어닐링을 통해, 게이트 절연층(11), 게이트 영역 다결정 실리사이드층(12) 및 정질 폴리실리콘(14)이 게이트(1)를 형성하며, 소스 영역(21), 소스 영역 다결정 실리사이드층(22) 및 소스 영역 금속층(23)이 소스(2)를 형성하며, 드레인 영역(31), 드레인 영역 다결정 실리사이드층(32) 및 드레인 영역 금속층(33)이 드레인(3)을 형성하는 것을 알 수 있다.
이후, 공지의 후속 공정, 예를 들어 층간절연막 형성, 접점 형성 및 배선 공정을 수행하여 초저접합 실리사이드층을 갖는 반도체 소자를 완성한다.
상기와 같은 엑시머 레이저 어닐링을 수행함으로써, 기 공지된 방법인 레이저 흡수층을 사용하는 방법과 달리, 레이저 흡수층을 별도로 증착 및 제거하는 공정이 없어 적은 비용으로 초저접합 실리사이드층을 갖는 반도체 소자를 제공할 수 있다.
[실시예 1-1]
전술한 방법과 같이 실리콘 웨이퍼 상에 게이트, 소스 및 드레인 영역을 각각 생성한 다음, Ni층을 500Å 두께로 증착하였다. 이후 질화 텅스텐을 800Å 두께로 증착하여 2차 스페이서를 형성하였다.
다음으로, KrF 레이저(248nm)를 500mJ/cm2의 에너지밀도로 조정하여 30ns 동안 1차 어닐링하였다. 이때, 긴 모서리가 15mm, 짧은 모서리가 0.5mm인 선형 빔 스팟으로 레이저를 주사하였다.
마지막으로, 상기 1차 어닐링과 동일한 조건으로 2차 어닐링을 수행하여 초저접합 트랜지스터를 완성하였다.
[실시예 1-2 내지 1-6]
KrF 레이저의 에너지밀도를 하기 표 1과 같이 달리한 것을 제외하고 모든 공정을 실시예 1-1과 동일하게 수행하였다.
[비교예 1-1]
레이저 어닐링을 수행하지 않은 것을 제외하고 모든 공정을 실시예 1-1과 동일하게 수행하였다.
[비교예 1-2 내지 1-4]
KrF 레이저의 에너지밀도를 하기 표 1과 같이 달리한 것을 제외하고 모든 공정을 실시예 1-1과 동일하게 수행하였다.
[실시예 2-1]
전술한 방법과 같이 실리콘 웨이퍼 상에 게이트, 소스 및 드레인 영역을 각각 생성한 다음, Ni층을 500Å 두께로 증착하였다. 이후 질화 텅스텐을 800Å 두께로 증착하여 2차 스페이서를 형성하였다.
다음으로, XeCl 레이저(308nm)를 500mJ/cm2의 에너지밀도로 조정하여 30ns 동안 1차 어닐링하였다. 이때, 긴 모서리가 15mm, 짧은 모서리가 0.5mm인 선형 빔 스팟으로 레이저를 주사하였다.
마지막으로, 상기 1차 어닐링과 동일한 조건으로 2차 어닐링을 수행하여 초저접합 트랜지스터를 완성하였다.
[실시예 2-2 내지 2-5]
XeCl 레이저의 에너지밀도를 하기 표 1과 같이 달리한 것을 제외하고 모든 공정을 실시예 2-1과 동일하게 수행하였다.
[비교예 2-1]
레이저 어닐링을 수행하지 않은 것을 제외하고 모든 공정을 실시예 2-1과 동일하게 수행하였다.
[비교예 2-2]
XeCl 레이저의 에너지밀도를 하기 표 1과 같이 달리한 것을 제외하고 모든 공정을 실시예 2-1과 동일하게 수행하였다.
[특성 평가방법]
A. 접합저항 측정
상기 실시예 및 비교예의 제조에 사용한 엑시머 레이저의 에너지밀도별 접합저항을 측정하여 표 1 및 표 2에 나타내었다.
비교예 1-1 비교예 1-2 비교예 1-3 실시예 1-1 실시예 1-2 실시예 1-3 실시예 1-4 실시예 1-5 실시예 1-6 비교예 1-4
KrF 레이저 에너지밀도
(mJ/cm2)		 0 350 400 500 600 700 800 1000 1200 1300
접합저항
(Rs, Ω)		 18 23 61 44 21 20 19 23 35 56
실리사이드층 형성 여부 × × × ○ ○ ○ ○ ○ ○ ○
표 1은 248nm의 파장을 지닌 KrF 레이저를 사용하여 실험한 결과를 나타낸 것으로, 이를 참조하면, 레이저 어닐링을 수행하지 않은 비교예 1-1에서부터, 비교예 1-3(400mJ/cm2)까지 접합저항이 증가하는 경향을 보인다. 그러나 이러한 경향은 레이저의 에너지밀도가 400mJ/cm2를 초과하는 경우 사라지며, 실시예 1-1(500mJ/cm2)에 이르러서는 접합저항이 두드러지게 감소하기 시작하여 실시예 1-2(600mJ/cm2)에 이르러서는 낮은 접합저항을 유지하는 것을 알 수 있다.
이때, 실시예 1-2 내지 1-5에서 상기와 같은 낮은 접합저항을 유지하며, 레이저의 에너지밀도가 1200mJ/cm2를 초과하는 경우인 비교예 1-5는 다시 접합저항이 큰 폭으로 증가하여 바람직하지 않았다.
비교예 2-1 실시예 2-1 실시예 2-2 실시예 2-3 실시예 2-4 실시예 2-5 비교예 2-2
XeCl 레이저 에너지밀도
(mJ/cm2)		 0 500 600 800 1000 1200 1500
접합저항
(Rs, Ω)		 18 59 30 22 23 35 62
실리사이드층 형성 여부 × ○ ○ ○ ○ ○ ○
표 2는 308nm의 파장을 지닌 XeCl 레이저를 사용하여 실험한 결과를 나타낸 것으로, 이를 참조하면, 실시예 2-1의 접합저항이 59Ω으로 비교적 높으나, 실시예 2-2 내지 2-4는 각각 31, 22, 23Ω으로 낮게 유지되는 것을 알 수 있다. 또한, 실시예 2-5는 35Ω으로 소폭 상승하였으나, 소자 적용 시 문제가 있는 수준은 아니었으며, 레이저의 에너지밀도가 1200mJ/cm2를 초과하는 경우인 비교예 2-2의 접합저항은 62Ω으로 큰 폭으로 상승하여 바람직하지 않았다.
상기한 결과를 종합하면, 레이저의 에너지밀도가 400mJ/cm2 이하, 1200mJ/cm2초과일 경우 접합저항이 큰 폭으로 증가하는 경향을 보이며, 접합저항이 감소하며 감소된 접합저항이 유지되는 구간은 400 초과 1200mJ/cm2 미만인 것을 알 수 있다.
단, 레이저 어닐링을 수행하지 않은 비교예 1-1 및 비교예 2-1은 다른 모든 비교예 및 실시예보다 접합저항이 낮으나 실리사이드층이 존재하지 않으므로 트랜지스터 소자로 적용 시 성능이 매우 뒤떨어져 바람직하지 않다.
상기한 결과를 예측할 수 있는 기반자료로써 본 발명의 도 7을 참조하면, 레이저의 종류, 레이저의 주사시간, 레이저의 에너지 총량 및 최대 용융 깊이 간의 관계를 파악할 수 있다.
또한, 도 8을 참조하면, 레이저의 종류, 레이저의 주사시간, 레이저의 에너지 총량 및 용융 시간 간의 관계를 파악할 수 있다.
B. 실리사이드 층의 결정구조 분석
RTA(급속 열처리 공정)를 수행한 소자의 표면과 본 발명에 따른 KrF 레이저 어닐링을 통해 형성한 소자의 표면을 X선 회절(X-ray Diffraction)로 분석하여 그 결과를 각각 도 10 및 도 11에 나타내었다.
도 10을 통해 알 수 있는 바와 같이, RTA 500℃ 이하에서는 NiSi(모노 실리사이드) 및 Ni3Si2와 같은 결정상태가 발견되었다. 이와 같은 결정구조는 일반적으로 본 발명의 실시예에서 제공하는 NiSi2 결정구조보다 저항값이 높아 바람직하지 않다.
반면, 도 11을 통해 알 수 있는 바와 같이, KrF 레이저 어닐링을 수행한 소자의 표면은 레이저의 에너지 밀도를 500mJ/cm2로 높였을 때 비로소 NiSi2 결정구조가 형성되는 것을 확인할 수 있다.
이상과 같이 특정된 사항들과 한정된 실시예를 통해 본 발명이 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (13)

  1. 실리콘 웨이퍼 기판 상부에 게이트 절연층 및 비정질 실리콘을 증착하여 게이트 영역을 형성하는 단계;
    상기 비정질 실리콘을 식각하는 단계;
    상기 게이트 영역 측면에 1차 스페이서를 형성하는 단계;
    상기 실리콘 웨이퍼 기판에 이온을 주입하여 소스(source) 영역을 형성하는 단계;
    상기 실리콘 웨이퍼 기판에 이온을 주입하여 드레인(drain) 영역을 형성하는 단계;
    상기 1차 스페이서를 제거하는 단계;
    상기 게이트, 소스 및 드레인 영역 상에 금속층을 증착하는 단계;
    상기 게이트 영역 측면에 질화 텅스텐, 폴리테트라플루오로에틸렌(PTFE), 폴리에틸에테르케톤(PEEK) 및 나일론으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상으로 이루어지는 2차 스페이서를 형성하는 단계;
    1차 엑시머 레이저 어닐링을 통해 모노 실리사이드를 형성하는 단계; 및
    2차 엑시머 레이저 어닐링을 통해 실리사이드층을 형성하는 단계;
    를 포함하는 초저접합 실리사이드층 형성방법에 있어서,
    상기 금속층은 Ni로 이루어진 것이며,
    상기 엑시머 레이저는 파장이 180 내지 320nm인 DUV 영역에 있는 것을 사용하고,
    상기 엑시머 레이저의 펄스 에너지밀도는 500 내지 1200mJ/cm2이며,
    각 펄스의 지속시간은 5 내지 50ns이고,
    상기 모노 실리사이드는 NiSi를, 상기 실리사이드층은 NiSi2를 포함하는 것이고,
    상기 비정질 실리콘은 상기 1차 및 2차 엑시머 레이저 어닐링을 통해 정질 폴리실리콘으로 변화되는 것인 초저접합 실리사이드층 형성방법.
  2. 제1항에 있어서,
    상기 비정질 실리콘 증착은 300 내지 380℃에서 수행하는 것인 초저접합 실리사이드층 형성방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 엑시머 레이저는 선형 빔 스팟을 갖는 것을 특징으로 하는 초저접합 실리사이드층 형성방법.
  11. 제10항에 있어서,
    상기 선형 빔 스팟은 긴 모서리의 길이가 5 내지 30mm이며, 짧은 모서리의 길이가 0.1 내지 1.0mm인 직사각형인 초저접합 실리사이드층 형성방법.
  12. 삭제
  13. 제1항, 제2항, 제10항 및 제11항 중 어느 한 항에 따라 형성된 초저접합 실리사이드층을 포함하는 반도체 소자.
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