JPH065536A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH065536A
JPH065536A JP4158108A JP15810892A JPH065536A JP H065536 A JPH065536 A JP H065536A JP 4158108 A JP4158108 A JP 4158108A JP 15810892 A JP15810892 A JP 15810892A JP H065536 A JPH065536 A JP H065536A
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Abstract

(57)【要約】 【目的】 MOS−FETのソース/ドレイン領域(S
/D領域)を活性化するためのXeClエキシマ・レー
ザ・アニールを、ゲート電極を変形させずに行う。 【構成】 一般に薄膜の反射率は、入射光と反射光の干
渉に起因してλ/2n(λ=波長,n=屈折率)の周期
で変化し、極大反射率の達成される膜厚d3 と極小反射
率が達成される膜厚d2 の膜厚差d1 はλ/4nで表さ
れる。そこで、ゲート電極7a上に予め膜厚d1 の第1
のSiO2 膜パターン8aを形成し、その後、ゲート電
極7a上の反射防止膜の膜厚がd3 、S/D領域(高濃
度不純物拡散領域11とLDD領域9)上の膜厚がd2
となるようにウェハ全面に第2のSiO2 膜12を形成
する。S/D領域が十分に加熱される条件下でもゲート
電極7aの発熱が抑制され、その変形が防止できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高温加熱を要する領域と高温加熱を避けるべ
き領域とが同一基板上に混在している場合に、後者の領
域に悪影響を与えることなく前者の領域に対して十分な
熱処理を行うことを可能とする方法に関する。
【0002】
【従来の技術】半導体装置の製造工程では、各種のアニ
ール処理(熱処理)が行われる。たとえば、MOS−F
ETのソース/ドレイン領域を形成する際には、イオン
注入により乱れた半導体基板の結晶性を回復させ、かつ
注入されたアクセプタ・イオンやドナー・イオンを電気
的に活性化するために活性化アニールが行われる。
【0003】また、MOS−FETのコンタクト抵抗を
低減させるためにソース/ドレイン領域の表層部をシリ
サイド化するプロセスでは、W,Mo,Ti等のいわゆ
る高融点金属やPt,Pdのような融点の比較的高い貴
金属とSi基板とを反応させてシリサイド層を形成する
ために、やはり高温域でシリサイド化アニールが行われ
る。
【0004】かかるアニールの方法としては、従来から
電気炉を用いる炉アニール、赤外線ランプを用いるラピ
ッド・サーマル・アニール(RTA)、レーザ光源を用
いるレーザ・アニール等が知られている。
【0005】一方、デバイスの高集積化が進行するにつ
れて、個々のMOS−FETにおいてはソース/ドレイ
ン領域における不純物拡散範囲の深さ、すなわち接合深
さを浅くすることが必要とされている。この場合、炉ア
ニールやRTAにより活性化アニールやシリサイド化ア
ニールを行うと、基板の昇温速度と降温速度が遅く、接
合深さが大きくなってしまうという問題がある。これら
に対し、レーザ・アニールではレーザ・パルスの1ショ
ットがピコ秒からナノ秒のオーダーで短く、しかもその
エネルギーは被照射層の表面から約20nmまでの浅い
範囲内でほぼ吸収される。これにより、半導体基板の表
面が融点近傍まで加熱され、約100nmまでの深さの
領域を活性化できるため、レーザ・アニールはソース/
ドレイン領域、特にLDD(Lightly Dope
d Drain)構造における低濃度不純物拡散領域の
活性化等には極めて適している。
【0006】
【発明が解決しようとする課題】ところで、MOS−F
ETのソース/ドレイン領域の活性化やシリサイド化等
が行われる時点では、既にゲート電極が形成されている
のが普通であり、また特に高集積化された半導体装置に
おいては、既に他のデバイスの電極パターンや配線パタ
ーンが多数形成されていることも少なくない。したがっ
て、レーザ・アニール時には、これらのパターンも同時
に加熱されることになるが、デザイン・ルールの縮小に
伴ってこの加熱によりパターンが変形するという問題が
顕在化してきた。
【0007】半導体装置の電極パターンや配線パターン
は、通常、誘電体膜の上に形成されているが、たとえば
代表的な誘電体であるSiO2 の熱伝導率(0.014
W/cm・deg)はSi基板の熱伝導率(1.5W/
cm・deg)よりも2桁も低い。このため、SiO2
膜上のパターンの内部で蓄熱が進行し、この熱によりパ
ターンが変形するのである。
【0008】この問題の解決策として、レーザのパワー
を低下させて電極パターンや配線パターンにおける蓄熱
を抑制することも考えられる。しかし、この方法ではL
DD領域のイオンの活性化率が低下し、抵抗が増大して
MOS−FETの動作速度が低下したり、半導体基板の
結晶性が十分に回復せずにリーク電流が増大したり、シ
リサイド化が十分に進行せず、所望のコンタクト抵抗の
低減が達成されなかったりする等の逆効果が生じやす
い。
【0009】一例として、図3および図4に、不純物を
イオン注入したSi基板にXeClエキシマ・レーザ・
アニール(ELA,波長308nm)を行った場合のシ
ート抵抗と接合深さの関係を示す。図3の横軸は、n型
Si基板にBF2 + をイオン注入して形成したp+ 型ソ
ース/ドレイン領域のp+ n接合深さ(nm)、図4の
横軸はp型Si基板にAs+ をイオン注入して形成した
+ 型ソース/ドレイン領域のn+ p接合深さ(nm)
をそれぞれ表しており、縦軸は両図ともシート抵抗(Ω
/□)を表す。イオン注入は、いずれも厚さ10nmの
ゲートSiO2膜を介して行っており、注入条件はイオ
ン加速エネルギー15keV,ドース量3×1015/c
2 である。また、レーザ・アニールは厚さ50nmの
反射防止SiO2 膜を介して行っており、このときの光
エネルギー密度(mJ/cm2 )をプロットの傍らに記
載してある。
【0010】これらの図より、接合深さを100nm以
下とするためには、おおよそ1100mJ/cm2 まで
の光エネルギー密度が利用できることがわかる。しか
し、実際には約800mJ/cm2 を越えると電極パタ
ーンや配線パターンは極めて変形しやすい。しかも、光
エネルギーが小さすぎるとシート抵抗は急激に増大する
様子が明らかである。
【0011】あるいは別の対策として、被照射部位の特
性に応じてレーザのエネルギー密度を変化させることも
考えられる。しかし、これではスループットの大幅な低
下が避けられず、実用的とは言えない。
【0012】そこで本発明は、微細なMOS−FETに
おいて低抵抗の浅い接合を形成する一方で、ゲート電極
や配線パターンの変形を防止することが可能な半導体装
置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の目的を達成するために提案されるもの
であり、アニールを要する第1の領域とアニールが実質
的に不要な第2の領域とが混在する基板に対して光アニ
ールを行う方法であって、前記基板の全面に、前記第1
の領域上ではアニール光の反射率を極小となし、かつ前
記第2の領域上ではアニール光の反射率を極大となすご
とく制御された膜厚を有する反射防止膜を設けることを
特徴とする。
【0014】本発明はまた、前記第2の領域の少なくと
も表層部が第1の領域と実質的に等しい屈折率を有する
ことを特徴とする。
【0015】本発明はまた、前記第1の領域がMOS−
FETのソース/ドレイン領域であり、前記第2の領域
がゲート電極であることを特徴とする。
【0016】本発明はまた、前記反射防止膜が誘電体膜
であることを特徴とする。
【0017】本発明はさらに、前記光アニールがレーザ
照射により行われることを特徴とする。
【0018】
【作用】本発明者は、電極パターンや配線パターン等の
ように加熱を避けるべき領域にはエネルギー密度が低
く、ソース/ドレイン領域のように加熱を要する領域に
はエネルギー密度が高くなるような光アニールを可能と
する方法を実現するため、従来からレーザ・アニールに
適用されている反射防止膜の効果に着目した。たとえば
特開昭58−116730号公報には、p型Si基板や
p型Si薄膜に対してレーザ照射を行うと、レーザ光の
大部分は反射され30〜40%程度の光エネルギーが吸
収されるに過ぎないが、これらの上にSiO2 等からな
る反射防止膜を形成すると光エネルギーの吸収効率が向
上することが開示されている。前述の図3および図4に
データを示した実験においても、反射防止SiO2 膜が
用いられている。
【0019】一般にある基板上に形成された薄膜に単色
光を入射させると、入射光と反射光の干渉に起因して、
薄膜の膜厚にしたがって反射率が周期的に変化すること
が知られている。この反射率変化の周期は、λ/2n
(ただし、λは光の波長、nは薄膜の屈折率を表す。)
で表される。一例として図1に、Si基板上に形成され
たSiO2 膜の膜厚(nm)と、XeClエキシマ・レ
ーザ波長308nmにおける反射率R(%)との関係を
示す。ここで、SiO2 膜の屈折率nは1.46であ
り、図中に示される最初の極大反射率Rmax は膜厚d3
で現れる。極大反射率Rmax の現れる周期は、λ/2n
より約105nmである。隣接する極大反射率Rmax
中点位置には、極小反射率Rmin を示す膜厚d2 が存在
する。
【0020】この原理を本発明に適用すると、以下のよ
うになる。すなわち、反射防止膜を介して光アニールを
行う場合、加熱を要する第1の領域上では極小反射率R
minが達成されるように反射防止膜の膜厚を制御すれ
ば、光透過率が増大し、この領域における加熱温度が上
昇する。反対に、加熱を実質的に必要としない第2の領
域上では極大反射率Rmax が達成されるように反射防止
膜の膜厚を制御すれば、光透過率が減少し、この領域に
おける加熱温度が低下する。このとき、極小反射率R
min と極大反射率Rmax とを達成する反射防止膜の膜厚
差は、λ/4nの奇数倍である。ただし、デバイスの構
造により、たとえばゲートSiO2 膜が反射防止膜の一
部として使用できるような場合には、ゲートSiO2
の膜厚も含めて上述の膜厚差が達成されるように反射防
止膜の膜厚を制御すべきである。
【0021】ところで、上述のような反射率の周期的変
化は、薄膜の形成される基板の材料が異なれば、当然変
化する。そこで実用上は、第2の領域の少なくとも表層
部が第1の領域と実質的に等しい屈折率を有していれ
ば、反射防止膜の膜厚設定が容易となる。以上の条件を
考えた場合、実用上最も重要と考えられる本発明の用途
のひとつは、MOS−FETの活性化アニールである。
つまり、第1の領域がSi基板に形成されたソース/ド
レイン領域であり、第2の領域がSi系材料層を少なく
とも表層部に有するゲート電極である場合、反射防止膜
の膜厚が上述のように制御されていれば、ゲート電極の
変形を来すことなくソース/ドレイン領域の活性化やS
i基板の結晶性の回復を十分に行うことができる。
【0022】さらに、本発明の反射防止膜としてはSi
2 等の誘電体膜を使用し、光アニールは単色光を得や
すいレーザ照射により行うことが最も有効である。
【0023】
【実施例】以下、本発明の具体的な実施例について説明
する。本実施例は、本発明をMOS−FETの形成に適
用した例である。このプロセスを図2を参照しながら説
明する。まず、図2(a)に示されるように、Si基板
1にLOCOS法等により素子分離領域2を形成し、ウ
ェハの全面を熱酸化して厚さ約10nmのゲートSiO
2 膜3を形成した。その後、ウェハの全面に不純物を含
有する多結晶シリコン層4とタングステン・シリサイド
(WSix )層5を順次積層して、いわゆるタングステ
ン・ポリサイド膜を形成した。本実施例ではさらに、後
工程で形成される層間絶縁膜との間の応力緩和を目的と
して不純物を含有する多結晶シリコン層6を積層し、3
層より構成される多層膜7を形成した。この多層膜7
は、パターニングによりゲート電極7a〔図2(b)参
照。〕となる層である。
【0024】さらに、上記多層膜7の上に通常のCVD
法等により第1のSiO2 層8を形成した。この第1の
SiO2 膜8は、後述の第2のSiO2 層12〔図2
(d)参照。〕と共に本発明における反射防止膜の一部
を構成する層である。このとき重要なことは、この第1
のSiO2 膜8の層厚の設定方法である。後に形成され
るゲート電極7aは高温加熱を避けるべき領域であるか
ら、この上では反射防止膜の反射率を極大としたい。一
方、後述のLDD領域9および高濃度不純物拡散領域1
1からなるソース/ドレイン領域は不純物イオンの活性
化のために高温加熱を行うべき領域であるから、この上
では反射防止膜の反射率を極小としたい。そこで、図1
より、極大反射率Rmax が達成される時の反射防止膜の
膜厚をd3、極小反射率Rmin が達成されるときの膜厚
をd2 と定め、その差d1 (=d3−d2 )の膜厚分だ
けを、まず第1のSiO2 膜8で形成する。このd1
λ/4nに相当し、計算上は約50nmとなるが、本実
施例では後述の図2(d)からも明らかなように膜厚d
2 がゲートSiO2 膜3の膜厚も含むことになるので、
この膜厚分を上乗せして第1のSiO2 膜8を約60n
mの膜厚に形成した。
【0025】次に、通常のフォトリソグラフィによるレ
ジスト・パターニングを経て上記第1のSiO2 膜8お
よび多層膜7のドライエッチングを順次行い、図2
(b)に示されるように第1のSiO2 膜パターン8a
およびゲート電極7aを形成した。図中、エッチング後
に形成された各材料層のパターンには、元の材料層の符
号に添字aを付して表してある。
【0026】さらに、この第1のSiO2 膜パターン8
aおよびゲート電極7aをマスクとしてSi基板1にイ
オン注入を行うことにより、ソース/ドレイン領域を構
成するLDD領域9を自己整合的に形成した。
【0027】次に、CVD法等によりウェハの全面にS
iO2 層(図示せず。)を形成した後、図2(c)に示
されるようにこれをエッチバックして第1のSiO2
パターン8aおよびゲート電極7aの側壁面にサイドウ
ォール10を形成した。さらに、これら第1のSiO2
膜パターン8a,ゲート電極7a,サイドウォール10
をマスクとして再びSi基板1にイオン注入を行い、ソ
ース/ドレイン領域を構成する高濃度不純物拡散領域1
1を自己整合的に形成した。
【0028】なお、注入するイオンはSi基板1の導電
型に応じてどちらを選択しても良く、Si基板1がp型
の場合はAs+ 、Si基板1がn型の場合はBF2 +
を用いることができる。いずれの場合も、注入エネルギ
ー5〜20keV,ドース量1×1015〜3×1015
cm2 程度の条件が採用される。
【0029】次に、図2(d)に示されるようにウェハ
の全面に第2のSiO2 膜12を形成した。ここでは、
ソース/ドレイン領域を構成する高濃度不純物拡散領域
11上で反射防止膜が極小反射率Rmin を達成する膜厚
2 、すなわち約50nmに形成されていることが必要
である。ただし、本実施例の場合、この領域の膜厚d 2
には同じくSiO2 からなるゲートSiO2 膜3の膜厚
10nmが含まれているので、第2のSiO2 膜12は
約40nmの厚さに堆積させた。一方、ゲート電極7a
上では反射防止膜の膜厚としてd3 が達成された。この
部位の反射防止膜の膜厚d3 は、第1のSiO2 膜パタ
ーン8aの膜厚d1 と第2のSiO2 膜12の膜厚d2
の和であり、約100nmである。このようにして、ゲ
ート電極7a上とソース/ドレイン領域上との間におけ
る反射防止膜の膜厚差を、約50nmとすることができ
た。
【0030】この状態で、ウェハにXeClエキシマ・
レーザ光(308nm)を900mJ/cm2 のエネル
ギー密度で照射したところ、LDD領域9および高濃度
不純物領域11に注入されたイオンを十分に活性化し、
Si基板1の結晶性を十分に回復させることができ、し
かもゲート電極7aの変形は招かなかった。もちろん、
接合が深くなることもなかった。
【0031】この後、通常の工程にしたがって層間絶縁
膜の被覆、コンタクト・ホール加工、上層配線の形成等
を行ったが、低抵抗で信頼性の高いMOS−FETを完
成することができた。
【0032】ところで、本発明は上述の実施例に何ら限
定されるものではない。たとえば、光アニールの光源と
しては、上述のXeCl(308nm)の他、KeF
(351nm),KrF(249nm),ArF(19
3nm)等の各エキシマ・レーザ光源や、ルビー・レー
ザ(694nm)等のパルス・レーザ光源を用いること
ができる。上述の実施例でXeClエキシマ・レーザを
用いたのは、この波長域における反射防止膜の下地材料
の屈折率を特に考慮したからである。反射防止膜の反射
率変化が基板の材料に依存することについては前述し
た。ここで、各種の半導体材料の波長による屈折率の変
化を、屈折率と一義的な関係にある吸収係数の変化でみ
たデータを図5に示す。XeClやXeFの波長域では
ノンドープの単結晶SiとB(ホウ素)を注入した単結
晶Siの吸収係数がほぼ等しいことがわかる。つまり、
Bのイオン注入によるSi基板の特性変化を無視するこ
とができ、反射防止膜の膜厚設計が容易となるからであ
る。
【0033】さらに、反射防止膜の構成材料は、上述の
SiO2 の他、SiNx (窒化シリコン)やSiOx
y (酸窒化シリコン)であっても良い。反射防止膜の膜
厚は、これらの反射防止膜の材料の屈折率と使用する光
源の波長にもとづいて決定することができる。極大反射
率Rmax を達成する膜厚d3 と極小反射率Rmin を達成
する膜厚d2 の差d1 は、上述の実施例のようなλ/4
nには限られず、その奇数倍に選択しても良い。またd
3 が常にd2 より大きいとも限らない。ただし、ウェハ
表面の段差の増大を抑え、後工程における層間絶縁膜や
上層配線の段差被覆性を良好とするためには、d1 をな
るべく小さい値に抑えることが望ましい。
【0034】アニールが実質的に不要な領域は、上述の
ゲート電極の他、一般の配線パターン等であっても良
い。
【0035】なお、薄膜の膜厚変化による反射率変化を
アニール特性の改善に利用した従来技術としては、たと
えば特開昭58−53823号公報に、多結晶シリコン
薄膜の結晶化をCW−Arレーザ照射により単結晶化す
るに際し、この多結晶シリコン層を局所的に膜厚の異な
るSiO2 膜で被覆する技術が開示されている。ただし
この技術は、単一の材料層(多結晶シリコン層)がSi
基板とSiO2 膜という熱伝導率の異なる複数の材料層
上にわたって延在されている場合のアニール温度の均一
化を目的とするものであり、本発明の目的とは異なる。
【0036】また、本願出願人は先に特開平3−283
611号公報において、LDD構造を有するMOS−F
ETのソース/ドレイン領域をレーザ・アニールにより
活性化する際に、低濃度不純物拡散領域(LDD領域)
と高濃度不純物拡散領域との間でアニール温度を変化さ
せるために、両領域上で反射防止SiO2 膜の膜厚に差
をつける技術を提案している。ただしこの技術は、共に
加熱を要する領域に対して温度差を発生させることを目
的としており、加熱の不要な領域を保護するという本発
明の目的とはやはり異なっている。
【0037】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば、加熱すべき領域と加熱を避けるべき領
域とが混在した基板に対して所定の値にエネルギー密度
が固定されたレーザ光を一様に照射した場合でも、前者
の領域に対して十分なアニールを行いながら、後者の領
域への悪影響を回避することが可能となる。したがって
本発明は、微細なデザイン・ルールにもとづいてMOS
−FET等を形成する場合に、極めて有効である。
【図面の簡単な説明】
【図1】シリコン基板上のSiO2 膜の膜厚と308n
mにおける反射率の関係を示す特性図である。
【図2】本発明をMOS−FETの形成に適用したプロ
セス例をその工程順にしたがって示す概略断面図であ
り、(a)はシリコン基板上にゲートSiO2 膜を介し
てゲート電極形成用の多層膜と反射防止膜の一部を構成
する第1のSiO2 膜が積層された状態、(b)はゲー
ト電極がパターニングされ、イオン注入によりLDD領
域が形成された状態、(c)はゲート電極の側壁部にサ
イドウォールが形成され、イオン注入により高濃度不純
物拡散領域が形成された状態、(d)はウェハの全面に
第2のSiO2 膜が形成され、レーザ・アニールが行わ
れた状態をそれぞれ示す。
【図3】XeClエキシマ・レーザ・アニール(EL
A)時の光エネルギー密度によるp+ n接合深さとシー
ト抵抗の変化関係を表す特性図である。
【図4】XeClエキシマ・レーザ・アニール(EL
A)時の光エネルギー密度によるn+ p接合深さとシー
ト抵抗の変化関係を表す特性図である。
【図5】各種半導体材料の吸収係数の波長または光子エ
ネルギー依存性を示す特性図である。
【符号の説明】
1 ・・・Si基板 3 ・・・ゲートSiO2 膜 7a・・・ゲート電極 8a・・・第1のSiO2 膜パターン 9 ・・・LDD領域 11・・・高濃度不純物拡散領域 12・・・第2のSiO2 膜 d2 ・・・極小反射率Rmin が達成されるSiO2 膜の
膜厚 d3 ・・・極大反射率Rmax が達成されるSiO2 膜の
膜厚 d1 ・・・膜厚差(=|d3 −d2 |)

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 アニールを要する第1の領域とアニール
    が実質的に不要な第2の領域とが混在する基板に対して
    光アニールを行う半導体装置の製造方法において、 前記基板の全面に、前記第1の領域上ではアニール光の
    反射率を極小となし、かつ前記第2の領域上ではアニー
    ル光の反射率を極大となすごとく制御された膜厚を有す
    る反射防止膜を設けることを特徴とする半導体装置の製
    造方法。
  2. 【請求項2】 前記第2の領域の少なくとも表層部が第
    1の領域と実質的に等しい屈折率を有することを特徴と
    する請求項1記載の半導体装置の製造方法。
  3. 【請求項3】 前記第1の領域がMOSトランジスタの
    ソース/ドレイン領域であり、前記第2の領域がゲート
    電極であることを特徴とする請求項1または請求項2記
    載の半導体装置の製造方法。
  4. 【請求項4】 前記反射防止膜が誘電体膜であることを
    特徴とする請求項1ないし請求項3のいずれか1項記載
    の半導体装置の製造方法。
  5. 【請求項5】 前記光アニールがレーザ照射により行わ
    れることを特徴とする請求項1ないし請求項4のいずれ
    か1項記載の半導体装置の製造方法。
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