JPH065536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065536A JPH065536A JP4158108A JP15810892A JPH065536A JP H065536 A JPH065536 A JP H065536A JP 4158108 A JP4158108 A JP 4158108A JP 15810892 A JP15810892 A JP 15810892A JP H065536 A JPH065536 A JP H065536A
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Abstract
(57)【要約】
【目的】 ＭＯＳ−ＦＥＴのソース／ドレイン領域（Ｓ
／Ｄ領域）を活性化するためのＸｅＣｌエキシマ・レー
ザ・アニールを、ゲート電極を変形させずに行う。 【構成】 一般に薄膜の反射率は、入射光と反射光の干
渉に起因してλ／２ｎ（λ＝波長，ｎ＝屈折率）の周期
で変化し、極大反射率の達成される膜厚ｄ3 と極小反射
率が達成される膜厚ｄ2 の膜厚差ｄ1 はλ／４ｎで表さ
れる。そこで、ゲート電極７ａ上に予め膜厚ｄ1 の第１
のＳｉＯ2 膜パターン８ａを形成し、その後、ゲート電
極７ａ上の反射防止膜の膜厚がｄ3 、Ｓ／Ｄ領域（高濃
度不純物拡散領域１１とＬＤＤ領域９）上の膜厚がｄ2
となるようにウェハ全面に第２のＳｉＯ2 膜１２を形成
する。Ｓ／Ｄ領域が十分に加熱される条件下でもゲート
電極７ａの発熱が抑制され、その変形が防止できる。
／Ｄ領域）を活性化するためのＸｅＣｌエキシマ・レー
ザ・アニールを、ゲート電極を変形させずに行う。 【構成】 一般に薄膜の反射率は、入射光と反射光の干
渉に起因してλ／２ｎ（λ＝波長，ｎ＝屈折率）の周期
で変化し、極大反射率の達成される膜厚ｄ3 と極小反射
率が達成される膜厚ｄ2 の膜厚差ｄ1 はλ／４ｎで表さ
れる。そこで、ゲート電極７ａ上に予め膜厚ｄ1 の第１
のＳｉＯ2 膜パターン８ａを形成し、その後、ゲート電
極７ａ上の反射防止膜の膜厚がｄ3 、Ｓ／Ｄ領域（高濃
度不純物拡散領域１１とＬＤＤ領域９）上の膜厚がｄ2
となるようにウェハ全面に第２のＳｉＯ2 膜１２を形成
する。Ｓ／Ｄ領域が十分に加熱される条件下でもゲート
電極７ａの発熱が抑制され、その変形が防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高温加熱を要する領域と高温加熱を避けるべ
き領域とが同一基板上に混在している場合に、後者の領
域に悪影響を与えることなく前者の領域に対して十分な
熱処理を行うことを可能とする方法に関する。
関し、特に高温加熱を要する領域と高温加熱を避けるべ
き領域とが同一基板上に混在している場合に、後者の領
域に悪影響を与えることなく前者の領域に対して十分な
熱処理を行うことを可能とする方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、各種のアニ
ール処理（熱処理）が行われる。たとえば、ＭＯＳ−Ｆ
ＥＴのソース／ドレイン領域を形成する際には、イオン
注入により乱れた半導体基板の結晶性を回復させ、かつ
注入されたアクセプタ・イオンやドナー・イオンを電気
的に活性化するために活性化アニールが行われる。
ール処理（熱処理）が行われる。たとえば、ＭＯＳ−Ｆ
ＥＴのソース／ドレイン領域を形成する際には、イオン
注入により乱れた半導体基板の結晶性を回復させ、かつ
注入されたアクセプタ・イオンやドナー・イオンを電気
的に活性化するために活性化アニールが行われる。
【０００３】また、ＭＯＳ−ＦＥＴのコンタクト抵抗を
低減させるためにソース／ドレイン領域の表層部をシリ
サイド化するプロセスでは、Ｗ，Ｍｏ，Ｔｉ等のいわゆ
る高融点金属やＰｔ，Ｐｄのような融点の比較的高い貴
金属とＳｉ基板とを反応させてシリサイド層を形成する
ために、やはり高温域でシリサイド化アニールが行われ
る。
低減させるためにソース／ドレイン領域の表層部をシリ
サイド化するプロセスでは、Ｗ，Ｍｏ，Ｔｉ等のいわゆ
る高融点金属やＰｔ，Ｐｄのような融点の比較的高い貴
金属とＳｉ基板とを反応させてシリサイド層を形成する
ために、やはり高温域でシリサイド化アニールが行われ
る。
【０００４】かかるアニールの方法としては、従来から
電気炉を用いる炉アニール、赤外線ランプを用いるラピ
ッド・サーマル・アニール（ＲＴＡ）、レーザ光源を用
いるレーザ・アニール等が知られている。
電気炉を用いる炉アニール、赤外線ランプを用いるラピ
ッド・サーマル・アニール（ＲＴＡ）、レーザ光源を用
いるレーザ・アニール等が知られている。
【０００５】一方、デバイスの高集積化が進行するにつ
れて、個々のＭＯＳ−ＦＥＴにおいてはソース／ドレイ
ン領域における不純物拡散範囲の深さ、すなわち接合深
さを浅くすることが必要とされている。この場合、炉ア
ニールやＲＴＡにより活性化アニールやシリサイド化ア
ニールを行うと、基板の昇温速度と降温速度が遅く、接
合深さが大きくなってしまうという問題がある。これら
に対し、レーザ・アニールではレーザ・パルスの１ショ
ットがピコ秒からナノ秒のオーダーで短く、しかもその
エネルギーは被照射層の表面から約２０ｎｍまでの浅い
範囲内でほぼ吸収される。これにより、半導体基板の表
面が融点近傍まで加熱され、約１００ｎｍまでの深さの
領域を活性化できるため、レーザ・アニールはソース／
ドレイン領域、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造における低濃度不純物拡散領域の
活性化等には極めて適している。
れて、個々のＭＯＳ−ＦＥＴにおいてはソース／ドレイ
ン領域における不純物拡散範囲の深さ、すなわち接合深
さを浅くすることが必要とされている。この場合、炉ア
ニールやＲＴＡにより活性化アニールやシリサイド化ア
ニールを行うと、基板の昇温速度と降温速度が遅く、接
合深さが大きくなってしまうという問題がある。これら
に対し、レーザ・アニールではレーザ・パルスの１ショ
ットがピコ秒からナノ秒のオーダーで短く、しかもその
エネルギーは被照射層の表面から約２０ｎｍまでの浅い
範囲内でほぼ吸収される。これにより、半導体基板の表
面が融点近傍まで加熱され、約１００ｎｍまでの深さの
領域を活性化できるため、レーザ・アニールはソース／
ドレイン領域、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造における低濃度不純物拡散領域の
活性化等には極めて適している。
【０００６】
【発明が解決しようとする課題】ところで、ＭＯＳ−Ｆ
ＥＴのソース／ドレイン領域の活性化やシリサイド化等
が行われる時点では、既にゲート電極が形成されている
のが普通であり、また特に高集積化された半導体装置に
おいては、既に他のデバイスの電極パターンや配線パタ
ーンが多数形成されていることも少なくない。したがっ
て、レーザ・アニール時には、これらのパターンも同時
に加熱されることになるが、デザイン・ルールの縮小に
伴ってこの加熱によりパターンが変形するという問題が
顕在化してきた。
ＥＴのソース／ドレイン領域の活性化やシリサイド化等
が行われる時点では、既にゲート電極が形成されている
のが普通であり、また特に高集積化された半導体装置に
おいては、既に他のデバイスの電極パターンや配線パタ
ーンが多数形成されていることも少なくない。したがっ
て、レーザ・アニール時には、これらのパターンも同時
に加熱されることになるが、デザイン・ルールの縮小に
伴ってこの加熱によりパターンが変形するという問題が
顕在化してきた。
【０００７】半導体装置の電極パターンや配線パターン
は、通常、誘電体膜の上に形成されているが、たとえば
代表的な誘電体であるＳｉＯ2 の熱伝導率（０．０１４
Ｗ／ｃｍ・ｄｅｇ）はＳｉ基板の熱伝導率（１．５Ｗ／
ｃｍ・ｄｅｇ）よりも２桁も低い。このため、ＳｉＯ2
膜上のパターンの内部で蓄熱が進行し、この熱によりパ
ターンが変形するのである。
は、通常、誘電体膜の上に形成されているが、たとえば
代表的な誘電体であるＳｉＯ2 の熱伝導率（０．０１４
Ｗ／ｃｍ・ｄｅｇ）はＳｉ基板の熱伝導率（１．５Ｗ／
ｃｍ・ｄｅｇ）よりも２桁も低い。このため、ＳｉＯ2
膜上のパターンの内部で蓄熱が進行し、この熱によりパ
ターンが変形するのである。
【０００８】この問題の解決策として、レーザのパワー
を低下させて電極パターンや配線パターンにおける蓄熱
を抑制することも考えられる。しかし、この方法ではＬ
ＤＤ領域のイオンの活性化率が低下し、抵抗が増大して
ＭＯＳ−ＦＥＴの動作速度が低下したり、半導体基板の
結晶性が十分に回復せずにリーク電流が増大したり、シ
リサイド化が十分に進行せず、所望のコンタクト抵抗の
低減が達成されなかったりする等の逆効果が生じやす
い。
を低下させて電極パターンや配線パターンにおける蓄熱
を抑制することも考えられる。しかし、この方法ではＬ
ＤＤ領域のイオンの活性化率が低下し、抵抗が増大して
ＭＯＳ−ＦＥＴの動作速度が低下したり、半導体基板の
結晶性が十分に回復せずにリーク電流が増大したり、シ
リサイド化が十分に進行せず、所望のコンタクト抵抗の
低減が達成されなかったりする等の逆効果が生じやす
い。
【０００９】一例として、図３および図４に、不純物を
イオン注入したＳｉ基板にＸｅＣｌエキシマ・レーザ・
アニール（ＥＬＡ，波長３０８ｎｍ）を行った場合のシ
ート抵抗と接合深さの関係を示す。図３の横軸は、ｎ型
Ｓｉ基板にＢＦ2 + をイオン注入して形成したｐ+ 型ソ
ース／ドレイン領域のｐ+ ｎ接合深さ（ｎｍ）、図４の
横軸はｐ型Ｓｉ基板にＡｓ+ をイオン注入して形成した
ｎ+ 型ソース／ドレイン領域のｎ+ ｐ接合深さ（ｎｍ）
をそれぞれ表しており、縦軸は両図ともシート抵抗（Ω
／□）を表す。イオン注入は、いずれも厚さ１０ｎｍの
ゲートＳｉＯ2膜を介して行っており、注入条件はイオ
ン加速エネルギー１５ｋｅＶ，ドース量３×１０15／ｃ
ｍ2 である。また、レーザ・アニールは厚さ５０ｎｍの
反射防止ＳｉＯ2 膜を介して行っており、このときの光
エネルギー密度（ｍＪ／ｃｍ2 ）をプロットの傍らに記
載してある。
イオン注入したＳｉ基板にＸｅＣｌエキシマ・レーザ・
アニール（ＥＬＡ，波長３０８ｎｍ）を行った場合のシ
ート抵抗と接合深さの関係を示す。図３の横軸は、ｎ型
Ｓｉ基板にＢＦ2 + をイオン注入して形成したｐ+ 型ソ
ース／ドレイン領域のｐ+ ｎ接合深さ（ｎｍ）、図４の
横軸はｐ型Ｓｉ基板にＡｓ+ をイオン注入して形成した
ｎ+ 型ソース／ドレイン領域のｎ+ ｐ接合深さ（ｎｍ）
をそれぞれ表しており、縦軸は両図ともシート抵抗（Ω
／□）を表す。イオン注入は、いずれも厚さ１０ｎｍの
ゲートＳｉＯ2膜を介して行っており、注入条件はイオ
ン加速エネルギー１５ｋｅＶ，ドース量３×１０15／ｃ
ｍ2 である。また、レーザ・アニールは厚さ５０ｎｍの
反射防止ＳｉＯ2 膜を介して行っており、このときの光
エネルギー密度（ｍＪ／ｃｍ2 ）をプロットの傍らに記
載してある。
【００１０】これらの図より、接合深さを１００ｎｍ以
下とするためには、おおよそ１１００ｍＪ／ｃｍ2 まで
の光エネルギー密度が利用できることがわかる。しか
し、実際には約８００ｍＪ／ｃｍ2 を越えると電極パタ
ーンや配線パターンは極めて変形しやすい。しかも、光
エネルギーが小さすぎるとシート抵抗は急激に増大する
様子が明らかである。
下とするためには、おおよそ１１００ｍＪ／ｃｍ2 まで
の光エネルギー密度が利用できることがわかる。しか
し、実際には約８００ｍＪ／ｃｍ2 を越えると電極パタ
ーンや配線パターンは極めて変形しやすい。しかも、光
エネルギーが小さすぎるとシート抵抗は急激に増大する
様子が明らかである。
【００１１】あるいは別の対策として、被照射部位の特
性に応じてレーザのエネルギー密度を変化させることも
考えられる。しかし、これではスループットの大幅な低
下が避けられず、実用的とは言えない。
性に応じてレーザのエネルギー密度を変化させることも
考えられる。しかし、これではスループットの大幅な低
下が避けられず、実用的とは言えない。
【００１２】そこで本発明は、微細なＭＯＳ−ＦＥＴに
おいて低抵抗の浅い接合を形成する一方で、ゲート電極
や配線パターンの変形を防止することが可能な半導体装
置の製造方法を提供することを目的とする。
おいて低抵抗の浅い接合を形成する一方で、ゲート電極
や配線パターンの変形を防止することが可能な半導体装
置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の目的を達成するために提案されるもの
であり、アニールを要する第１の領域とアニールが実質
的に不要な第２の領域とが混在する基板に対して光アニ
ールを行う方法であって、前記基板の全面に、前記第１
の領域上ではアニール光の反射率を極小となし、かつ前
記第２の領域上ではアニール光の反射率を極大となすご
とく制御された膜厚を有する反射防止膜を設けることを
特徴とする。
造方法は、上述の目的を達成するために提案されるもの
であり、アニールを要する第１の領域とアニールが実質
的に不要な第２の領域とが混在する基板に対して光アニ
ールを行う方法であって、前記基板の全面に、前記第１
の領域上ではアニール光の反射率を極小となし、かつ前
記第２の領域上ではアニール光の反射率を極大となすご
とく制御された膜厚を有する反射防止膜を設けることを
特徴とする。
【００１４】本発明はまた、前記第２の領域の少なくと
も表層部が第１の領域と実質的に等しい屈折率を有する
ことを特徴とする。
も表層部が第１の領域と実質的に等しい屈折率を有する
ことを特徴とする。
【００１５】本発明はまた、前記第１の領域がＭＯＳ−
ＦＥＴのソース／ドレイン領域であり、前記第２の領域
がゲート電極であることを特徴とする。
ＦＥＴのソース／ドレイン領域であり、前記第２の領域
がゲート電極であることを特徴とする。
【００１６】本発明はまた、前記反射防止膜が誘電体膜
であることを特徴とする。
であることを特徴とする。
【００１７】本発明はさらに、前記光アニールがレーザ
照射により行われることを特徴とする。
照射により行われることを特徴とする。
【００１８】
【作用】本発明者は、電極パターンや配線パターン等の
ように加熱を避けるべき領域にはエネルギー密度が低
く、ソース／ドレイン領域のように加熱を要する領域に
はエネルギー密度が高くなるような光アニールを可能と
する方法を実現するため、従来からレーザ・アニールに
適用されている反射防止膜の効果に着目した。たとえば
特開昭５８−１１６７３０号公報には、ｐ型Ｓｉ基板や
ｐ型Ｓｉ薄膜に対してレーザ照射を行うと、レーザ光の
大部分は反射され３０〜４０％程度の光エネルギーが吸
収されるに過ぎないが、これらの上にＳｉＯ2 等からな
る反射防止膜を形成すると光エネルギーの吸収効率が向
上することが開示されている。前述の図３および図４に
データを示した実験においても、反射防止ＳｉＯ2 膜が
用いられている。
ように加熱を避けるべき領域にはエネルギー密度が低
く、ソース／ドレイン領域のように加熱を要する領域に
はエネルギー密度が高くなるような光アニールを可能と
する方法を実現するため、従来からレーザ・アニールに
適用されている反射防止膜の効果に着目した。たとえば
特開昭５８−１１６７３０号公報には、ｐ型Ｓｉ基板や
ｐ型Ｓｉ薄膜に対してレーザ照射を行うと、レーザ光の
大部分は反射され３０〜４０％程度の光エネルギーが吸
収されるに過ぎないが、これらの上にＳｉＯ2 等からな
る反射防止膜を形成すると光エネルギーの吸収効率が向
上することが開示されている。前述の図３および図４に
データを示した実験においても、反射防止ＳｉＯ2 膜が
用いられている。
【００１９】一般にある基板上に形成された薄膜に単色
光を入射させると、入射光と反射光の干渉に起因して、
薄膜の膜厚にしたがって反射率が周期的に変化すること
が知られている。この反射率変化の周期は、λ／２ｎ
（ただし、λは光の波長、ｎは薄膜の屈折率を表す。）
で表される。一例として図１に、Ｓｉ基板上に形成され
たＳｉＯ2 膜の膜厚（ｎｍ）と、ＸｅＣｌエキシマ・レ
ーザ波長３０８ｎｍにおける反射率Ｒ（％）との関係を
示す。ここで、ＳｉＯ2 膜の屈折率ｎは１．４６であ
り、図中に示される最初の極大反射率Ｒmax は膜厚ｄ3
で現れる。極大反射率Ｒmax の現れる周期は、λ／２ｎ
より約１０５ｎｍである。隣接する極大反射率Ｒmax の
中点位置には、極小反射率Ｒmin を示す膜厚ｄ2 が存在
する。
光を入射させると、入射光と反射光の干渉に起因して、
薄膜の膜厚にしたがって反射率が周期的に変化すること
が知られている。この反射率変化の周期は、λ／２ｎ
（ただし、λは光の波長、ｎは薄膜の屈折率を表す。）
で表される。一例として図１に、Ｓｉ基板上に形成され
たＳｉＯ2 膜の膜厚（ｎｍ）と、ＸｅＣｌエキシマ・レ
ーザ波長３０８ｎｍにおける反射率Ｒ（％）との関係を
示す。ここで、ＳｉＯ2 膜の屈折率ｎは１．４６であ
り、図中に示される最初の極大反射率Ｒmax は膜厚ｄ3
で現れる。極大反射率Ｒmax の現れる周期は、λ／２ｎ
より約１０５ｎｍである。隣接する極大反射率Ｒmax の
中点位置には、極小反射率Ｒmin を示す膜厚ｄ2 が存在
する。
【００２０】この原理を本発明に適用すると、以下のよ
うになる。すなわち、反射防止膜を介して光アニールを
行う場合、加熱を要する第１の領域上では極小反射率Ｒ
minが達成されるように反射防止膜の膜厚を制御すれ
ば、光透過率が増大し、この領域における加熱温度が上
昇する。反対に、加熱を実質的に必要としない第２の領
域上では極大反射率Ｒmax が達成されるように反射防止
膜の膜厚を制御すれば、光透過率が減少し、この領域に
おける加熱温度が低下する。このとき、極小反射率Ｒ
min と極大反射率Ｒmax とを達成する反射防止膜の膜厚
差は、λ／４ｎの奇数倍である。ただし、デバイスの構
造により、たとえばゲートＳｉＯ2 膜が反射防止膜の一
部として使用できるような場合には、ゲートＳｉＯ2 膜
の膜厚も含めて上述の膜厚差が達成されるように反射防
止膜の膜厚を制御すべきである。
うになる。すなわち、反射防止膜を介して光アニールを
行う場合、加熱を要する第１の領域上では極小反射率Ｒ
minが達成されるように反射防止膜の膜厚を制御すれ
ば、光透過率が増大し、この領域における加熱温度が上
昇する。反対に、加熱を実質的に必要としない第２の領
域上では極大反射率Ｒmax が達成されるように反射防止
膜の膜厚を制御すれば、光透過率が減少し、この領域に
おける加熱温度が低下する。このとき、極小反射率Ｒ
min と極大反射率Ｒmax とを達成する反射防止膜の膜厚
差は、λ／４ｎの奇数倍である。ただし、デバイスの構
造により、たとえばゲートＳｉＯ2 膜が反射防止膜の一
部として使用できるような場合には、ゲートＳｉＯ2 膜
の膜厚も含めて上述の膜厚差が達成されるように反射防
止膜の膜厚を制御すべきである。
【００２１】ところで、上述のような反射率の周期的変
化は、薄膜の形成される基板の材料が異なれば、当然変
化する。そこで実用上は、第２の領域の少なくとも表層
部が第１の領域と実質的に等しい屈折率を有していれ
ば、反射防止膜の膜厚設定が容易となる。以上の条件を
考えた場合、実用上最も重要と考えられる本発明の用途
のひとつは、ＭＯＳ−ＦＥＴの活性化アニールである。
つまり、第１の領域がＳｉ基板に形成されたソース／ド
レイン領域であり、第２の領域がＳｉ系材料層を少なく
とも表層部に有するゲート電極である場合、反射防止膜
の膜厚が上述のように制御されていれば、ゲート電極の
変形を来すことなくソース／ドレイン領域の活性化やＳ
ｉ基板の結晶性の回復を十分に行うことができる。
化は、薄膜の形成される基板の材料が異なれば、当然変
化する。そこで実用上は、第２の領域の少なくとも表層
部が第１の領域と実質的に等しい屈折率を有していれ
ば、反射防止膜の膜厚設定が容易となる。以上の条件を
考えた場合、実用上最も重要と考えられる本発明の用途
のひとつは、ＭＯＳ−ＦＥＴの活性化アニールである。
つまり、第１の領域がＳｉ基板に形成されたソース／ド
レイン領域であり、第２の領域がＳｉ系材料層を少なく
とも表層部に有するゲート電極である場合、反射防止膜
の膜厚が上述のように制御されていれば、ゲート電極の
変形を来すことなくソース／ドレイン領域の活性化やＳ
ｉ基板の結晶性の回復を十分に行うことができる。
【００２２】さらに、本発明の反射防止膜としてはＳｉ
Ｏ2 等の誘電体膜を使用し、光アニールは単色光を得や
すいレーザ照射により行うことが最も有効である。
Ｏ2 等の誘電体膜を使用し、光アニールは単色光を得や
すいレーザ照射により行うことが最も有効である。
【００２３】
【実施例】以下、本発明の具体的な実施例について説明
する。本実施例は、本発明をＭＯＳ−ＦＥＴの形成に適
用した例である。このプロセスを図２を参照しながら説
明する。まず、図２（ａ）に示されるように、Ｓｉ基板
１にＬＯＣＯＳ法等により素子分離領域２を形成し、ウ
ェハの全面を熱酸化して厚さ約１０ｎｍのゲートＳｉＯ
2 膜３を形成した。その後、ウェハの全面に不純物を含
有する多結晶シリコン層４とタングステン・シリサイド
（ＷＳｉx ）層５を順次積層して、いわゆるタングステ
ン・ポリサイド膜を形成した。本実施例ではさらに、後
工程で形成される層間絶縁膜との間の応力緩和を目的と
して不純物を含有する多結晶シリコン層６を積層し、３
層より構成される多層膜７を形成した。この多層膜７
は、パターニングによりゲート電極７ａ〔図２（ｂ）参
照。〕となる層である。
する。本実施例は、本発明をＭＯＳ−ＦＥＴの形成に適
用した例である。このプロセスを図２を参照しながら説
明する。まず、図２（ａ）に示されるように、Ｓｉ基板
１にＬＯＣＯＳ法等により素子分離領域２を形成し、ウ
ェハの全面を熱酸化して厚さ約１０ｎｍのゲートＳｉＯ
2 膜３を形成した。その後、ウェハの全面に不純物を含
有する多結晶シリコン層４とタングステン・シリサイド
（ＷＳｉx ）層５を順次積層して、いわゆるタングステ
ン・ポリサイド膜を形成した。本実施例ではさらに、後
工程で形成される層間絶縁膜との間の応力緩和を目的と
して不純物を含有する多結晶シリコン層６を積層し、３
層より構成される多層膜７を形成した。この多層膜７
は、パターニングによりゲート電極７ａ〔図２（ｂ）参
照。〕となる層である。
【００２４】さらに、上記多層膜７の上に通常のＣＶＤ
法等により第１のＳｉＯ2 層８を形成した。この第１の
ＳｉＯ2 膜８は、後述の第２のＳｉＯ2 層１２〔図２
（ｄ）参照。〕と共に本発明における反射防止膜の一部
を構成する層である。このとき重要なことは、この第１
のＳｉＯ2 膜８の層厚の設定方法である。後に形成され
るゲート電極７ａは高温加熱を避けるべき領域であるか
ら、この上では反射防止膜の反射率を極大としたい。一
方、後述のＬＤＤ領域９および高濃度不純物拡散領域１
１からなるソース／ドレイン領域は不純物イオンの活性
化のために高温加熱を行うべき領域であるから、この上
では反射防止膜の反射率を極小としたい。そこで、図１
より、極大反射率Ｒmax が達成される時の反射防止膜の
膜厚をｄ3、極小反射率Ｒmin が達成されるときの膜厚
をｄ2 と定め、その差ｄ1 （＝ｄ3−ｄ2 ）の膜厚分だ
けを、まず第１のＳｉＯ2 膜８で形成する。このｄ1 は
λ／４ｎに相当し、計算上は約５０ｎｍとなるが、本実
施例では後述の図２（ｄ）からも明らかなように膜厚ｄ
2 がゲートＳｉＯ2 膜３の膜厚も含むことになるので、
この膜厚分を上乗せして第１のＳｉＯ2 膜８を約６０ｎ
ｍの膜厚に形成した。
法等により第１のＳｉＯ2 層８を形成した。この第１の
ＳｉＯ2 膜８は、後述の第２のＳｉＯ2 層１２〔図２
（ｄ）参照。〕と共に本発明における反射防止膜の一部
を構成する層である。このとき重要なことは、この第１
のＳｉＯ2 膜８の層厚の設定方法である。後に形成され
るゲート電極７ａは高温加熱を避けるべき領域であるか
ら、この上では反射防止膜の反射率を極大としたい。一
方、後述のＬＤＤ領域９および高濃度不純物拡散領域１
１からなるソース／ドレイン領域は不純物イオンの活性
化のために高温加熱を行うべき領域であるから、この上
では反射防止膜の反射率を極小としたい。そこで、図１
より、極大反射率Ｒmax が達成される時の反射防止膜の
膜厚をｄ3、極小反射率Ｒmin が達成されるときの膜厚
をｄ2 と定め、その差ｄ1 （＝ｄ3−ｄ2 ）の膜厚分だ
けを、まず第１のＳｉＯ2 膜８で形成する。このｄ1 は
λ／４ｎに相当し、計算上は約５０ｎｍとなるが、本実
施例では後述の図２（ｄ）からも明らかなように膜厚ｄ
2 がゲートＳｉＯ2 膜３の膜厚も含むことになるので、
この膜厚分を上乗せして第１のＳｉＯ2 膜８を約６０ｎ
ｍの膜厚に形成した。
【００２５】次に、通常のフォトリソグラフィによるレ
ジスト・パターニングを経て上記第１のＳｉＯ2 膜８お
よび多層膜７のドライエッチングを順次行い、図２
（ｂ）に示されるように第１のＳｉＯ2 膜パターン８ａ
およびゲート電極７ａを形成した。図中、エッチング後
に形成された各材料層のパターンには、元の材料層の符
号に添字ａを付して表してある。
ジスト・パターニングを経て上記第１のＳｉＯ2 膜８お
よび多層膜７のドライエッチングを順次行い、図２
（ｂ）に示されるように第１のＳｉＯ2 膜パターン８ａ
およびゲート電極７ａを形成した。図中、エッチング後
に形成された各材料層のパターンには、元の材料層の符
号に添字ａを付して表してある。
【００２６】さらに、この第１のＳｉＯ2 膜パターン８
ａおよびゲート電極７ａをマスクとしてＳｉ基板１にイ
オン注入を行うことにより、ソース／ドレイン領域を構
成するＬＤＤ領域９を自己整合的に形成した。
ａおよびゲート電極７ａをマスクとしてＳｉ基板１にイ
オン注入を行うことにより、ソース／ドレイン領域を構
成するＬＤＤ領域９を自己整合的に形成した。
【００２７】次に、ＣＶＤ法等によりウェハの全面にＳ
ｉＯ2 層（図示せず。）を形成した後、図２（ｃ）に示
されるようにこれをエッチバックして第１のＳｉＯ2 膜
パターン８ａおよびゲート電極７ａの側壁面にサイドウ
ォール１０を形成した。さらに、これら第１のＳｉＯ2
膜パターン８ａ，ゲート電極７ａ，サイドウォール１０
をマスクとして再びＳｉ基板１にイオン注入を行い、ソ
ース／ドレイン領域を構成する高濃度不純物拡散領域１
１を自己整合的に形成した。
ｉＯ2 層（図示せず。）を形成した後、図２（ｃ）に示
されるようにこれをエッチバックして第１のＳｉＯ2 膜
パターン８ａおよびゲート電極７ａの側壁面にサイドウ
ォール１０を形成した。さらに、これら第１のＳｉＯ2
膜パターン８ａ，ゲート電極７ａ，サイドウォール１０
をマスクとして再びＳｉ基板１にイオン注入を行い、ソ
ース／ドレイン領域を構成する高濃度不純物拡散領域１
１を自己整合的に形成した。
【００２８】なお、注入するイオンはＳｉ基板１の導電
型に応じてどちらを選択しても良く、Ｓｉ基板１がｐ型
の場合はＡｓ+ 、Ｓｉ基板１がｎ型の場合はＢＦ2 + 等
を用いることができる。いずれの場合も、注入エネルギ
ー５〜２０ｋｅＶ，ドース量１×１０15〜３×１０15／
ｃｍ2 程度の条件が採用される。
型に応じてどちらを選択しても良く、Ｓｉ基板１がｐ型
の場合はＡｓ+ 、Ｓｉ基板１がｎ型の場合はＢＦ2 + 等
を用いることができる。いずれの場合も、注入エネルギ
ー５〜２０ｋｅＶ，ドース量１×１０15〜３×１０15／
ｃｍ2 程度の条件が採用される。
【００２９】次に、図２（ｄ）に示されるようにウェハ
の全面に第２のＳｉＯ2 膜１２を形成した。ここでは、
ソース／ドレイン領域を構成する高濃度不純物拡散領域
１１上で反射防止膜が極小反射率Ｒmin を達成する膜厚
ｄ2 、すなわち約５０ｎｍに形成されていることが必要
である。ただし、本実施例の場合、この領域の膜厚ｄ 2
には同じくＳｉＯ2 からなるゲートＳｉＯ2 膜３の膜厚
１０ｎｍが含まれているので、第２のＳｉＯ2 膜１２は
約４０ｎｍの厚さに堆積させた。一方、ゲート電極７ａ
上では反射防止膜の膜厚としてｄ3 が達成された。この
部位の反射防止膜の膜厚ｄ3 は、第１のＳｉＯ2 膜パタ
ーン８ａの膜厚ｄ1 と第２のＳｉＯ2 膜１２の膜厚ｄ2
の和であり、約１００ｎｍである。このようにして、ゲ
ート電極７ａ上とソース／ドレイン領域上との間におけ
る反射防止膜の膜厚差を、約５０ｎｍとすることができ
た。
の全面に第２のＳｉＯ2 膜１２を形成した。ここでは、
ソース／ドレイン領域を構成する高濃度不純物拡散領域
１１上で反射防止膜が極小反射率Ｒmin を達成する膜厚
ｄ2 、すなわち約５０ｎｍに形成されていることが必要
である。ただし、本実施例の場合、この領域の膜厚ｄ 2
には同じくＳｉＯ2 からなるゲートＳｉＯ2 膜３の膜厚
１０ｎｍが含まれているので、第２のＳｉＯ2 膜１２は
約４０ｎｍの厚さに堆積させた。一方、ゲート電極７ａ
上では反射防止膜の膜厚としてｄ3 が達成された。この
部位の反射防止膜の膜厚ｄ3 は、第１のＳｉＯ2 膜パタ
ーン８ａの膜厚ｄ1 と第２のＳｉＯ2 膜１２の膜厚ｄ2
の和であり、約１００ｎｍである。このようにして、ゲ
ート電極７ａ上とソース／ドレイン領域上との間におけ
る反射防止膜の膜厚差を、約５０ｎｍとすることができ
た。
【００３０】この状態で、ウェハにＸｅＣｌエキシマ・
レーザ光（３０８ｎｍ）を９００ｍＪ／ｃｍ2 のエネル
ギー密度で照射したところ、ＬＤＤ領域９および高濃度
不純物領域１１に注入されたイオンを十分に活性化し、
Ｓｉ基板１の結晶性を十分に回復させることができ、し
かもゲート電極７ａの変形は招かなかった。もちろん、
接合が深くなることもなかった。
レーザ光（３０８ｎｍ）を９００ｍＪ／ｃｍ2 のエネル
ギー密度で照射したところ、ＬＤＤ領域９および高濃度
不純物領域１１に注入されたイオンを十分に活性化し、
Ｓｉ基板１の結晶性を十分に回復させることができ、し
かもゲート電極７ａの変形は招かなかった。もちろん、
接合が深くなることもなかった。
【００３１】この後、通常の工程にしたがって層間絶縁
膜の被覆、コンタクト・ホール加工、上層配線の形成等
を行ったが、低抵抗で信頼性の高いＭＯＳ−ＦＥＴを完
成することができた。
膜の被覆、コンタクト・ホール加工、上層配線の形成等
を行ったが、低抵抗で信頼性の高いＭＯＳ−ＦＥＴを完
成することができた。
【００３２】ところで、本発明は上述の実施例に何ら限
定されるものではない。たとえば、光アニールの光源と
しては、上述のＸｅＣｌ（３０８ｎｍ）の他、ＫｅＦ
（３５１ｎｍ），ＫｒＦ（２４９ｎｍ），ＡｒＦ（１９
３ｎｍ）等の各エキシマ・レーザ光源や、ルビー・レー
ザ（６９４ｎｍ）等のパルス・レーザ光源を用いること
ができる。上述の実施例でＸｅＣｌエキシマ・レーザを
用いたのは、この波長域における反射防止膜の下地材料
の屈折率を特に考慮したからである。反射防止膜の反射
率変化が基板の材料に依存することについては前述し
た。ここで、各種の半導体材料の波長による屈折率の変
化を、屈折率と一義的な関係にある吸収係数の変化でみ
たデータを図５に示す。ＸｅＣｌやＸｅＦの波長域では
ノンドープの単結晶ＳｉとＢ（ホウ素）を注入した単結
晶Ｓｉの吸収係数がほぼ等しいことがわかる。つまり、
Ｂのイオン注入によるＳｉ基板の特性変化を無視するこ
とができ、反射防止膜の膜厚設計が容易となるからであ
る。
定されるものではない。たとえば、光アニールの光源と
しては、上述のＸｅＣｌ（３０８ｎｍ）の他、ＫｅＦ
（３５１ｎｍ），ＫｒＦ（２４９ｎｍ），ＡｒＦ（１９
３ｎｍ）等の各エキシマ・レーザ光源や、ルビー・レー
ザ（６９４ｎｍ）等のパルス・レーザ光源を用いること
ができる。上述の実施例でＸｅＣｌエキシマ・レーザを
用いたのは、この波長域における反射防止膜の下地材料
の屈折率を特に考慮したからである。反射防止膜の反射
率変化が基板の材料に依存することについては前述し
た。ここで、各種の半導体材料の波長による屈折率の変
化を、屈折率と一義的な関係にある吸収係数の変化でみ
たデータを図５に示す。ＸｅＣｌやＸｅＦの波長域では
ノンドープの単結晶ＳｉとＢ（ホウ素）を注入した単結
晶Ｓｉの吸収係数がほぼ等しいことがわかる。つまり、
Ｂのイオン注入によるＳｉ基板の特性変化を無視するこ
とができ、反射防止膜の膜厚設計が容易となるからであ
る。
【００３３】さらに、反射防止膜の構成材料は、上述の
ＳｉＯ2 の他、ＳｉＮx （窒化シリコン）やＳｉＯx Ｎ
y （酸窒化シリコン）であっても良い。反射防止膜の膜
厚は、これらの反射防止膜の材料の屈折率と使用する光
源の波長にもとづいて決定することができる。極大反射
率Ｒmax を達成する膜厚ｄ3 と極小反射率Ｒmin を達成
する膜厚ｄ2 の差ｄ1 は、上述の実施例のようなλ／４
ｎには限られず、その奇数倍に選択しても良い。またｄ
3 が常にｄ2 より大きいとも限らない。ただし、ウェハ
表面の段差の増大を抑え、後工程における層間絶縁膜や
上層配線の段差被覆性を良好とするためには、ｄ1 をな
るべく小さい値に抑えることが望ましい。
ＳｉＯ2 の他、ＳｉＮx （窒化シリコン）やＳｉＯx Ｎ
y （酸窒化シリコン）であっても良い。反射防止膜の膜
厚は、これらの反射防止膜の材料の屈折率と使用する光
源の波長にもとづいて決定することができる。極大反射
率Ｒmax を達成する膜厚ｄ3 と極小反射率Ｒmin を達成
する膜厚ｄ2 の差ｄ1 は、上述の実施例のようなλ／４
ｎには限られず、その奇数倍に選択しても良い。またｄ
3 が常にｄ2 より大きいとも限らない。ただし、ウェハ
表面の段差の増大を抑え、後工程における層間絶縁膜や
上層配線の段差被覆性を良好とするためには、ｄ1 をな
るべく小さい値に抑えることが望ましい。
【００３４】アニールが実質的に不要な領域は、上述の
ゲート電極の他、一般の配線パターン等であっても良
い。
ゲート電極の他、一般の配線パターン等であっても良
い。
【００３５】なお、薄膜の膜厚変化による反射率変化を
アニール特性の改善に利用した従来技術としては、たと
えば特開昭５８−５３８２３号公報に、多結晶シリコン
薄膜の結晶化をＣＷ−Ａｒレーザ照射により単結晶化す
るに際し、この多結晶シリコン層を局所的に膜厚の異な
るＳｉＯ2 膜で被覆する技術が開示されている。ただし
この技術は、単一の材料層（多結晶シリコン層）がＳｉ
基板とＳｉＯ2 膜という熱伝導率の異なる複数の材料層
上にわたって延在されている場合のアニール温度の均一
化を目的とするものであり、本発明の目的とは異なる。
アニール特性の改善に利用した従来技術としては、たと
えば特開昭５８−５３８２３号公報に、多結晶シリコン
薄膜の結晶化をＣＷ−Ａｒレーザ照射により単結晶化す
るに際し、この多結晶シリコン層を局所的に膜厚の異な
るＳｉＯ2 膜で被覆する技術が開示されている。ただし
この技術は、単一の材料層（多結晶シリコン層）がＳｉ
基板とＳｉＯ2 膜という熱伝導率の異なる複数の材料層
上にわたって延在されている場合のアニール温度の均一
化を目的とするものであり、本発明の目的とは異なる。
【００３６】また、本願出願人は先に特開平３−２８３
６１１号公報において、ＬＤＤ構造を有するＭＯＳ−Ｆ
ＥＴのソース／ドレイン領域をレーザ・アニールにより
活性化する際に、低濃度不純物拡散領域（ＬＤＤ領域）
と高濃度不純物拡散領域との間でアニール温度を変化さ
せるために、両領域上で反射防止ＳｉＯ2 膜の膜厚に差
をつける技術を提案している。ただしこの技術は、共に
加熱を要する領域に対して温度差を発生させることを目
的としており、加熱の不要な領域を保護するという本発
明の目的とはやはり異なっている。
６１１号公報において、ＬＤＤ構造を有するＭＯＳ−Ｆ
ＥＴのソース／ドレイン領域をレーザ・アニールにより
活性化する際に、低濃度不純物拡散領域（ＬＤＤ領域）
と高濃度不純物拡散領域との間でアニール温度を変化さ
せるために、両領域上で反射防止ＳｉＯ2 膜の膜厚に差
をつける技術を提案している。ただしこの技術は、共に
加熱を要する領域に対して温度差を発生させることを目
的としており、加熱の不要な領域を保護するという本発
明の目的とはやはり異なっている。
【００３７】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば、加熱すべき領域と加熱を避けるべき領
域とが混在した基板に対して所定の値にエネルギー密度
が固定されたレーザ光を一様に照射した場合でも、前者
の領域に対して十分なアニールを行いながら、後者の領
域への悪影響を回避することが可能となる。したがって
本発明は、微細なデザイン・ルールにもとづいてＭＯＳ
−ＦＥＴ等を形成する場合に、極めて有効である。
明を適用すれば、加熱すべき領域と加熱を避けるべき領
域とが混在した基板に対して所定の値にエネルギー密度
が固定されたレーザ光を一様に照射した場合でも、前者
の領域に対して十分なアニールを行いながら、後者の領
域への悪影響を回避することが可能となる。したがって
本発明は、微細なデザイン・ルールにもとづいてＭＯＳ
−ＦＥＴ等を形成する場合に、極めて有効である。
【図１】シリコン基板上のＳｉＯ2 膜の膜厚と３０８ｎ
ｍにおける反射率の関係を示す特性図である。
ｍにおける反射率の関係を示す特性図である。
【図２】本発明をＭＯＳ−ＦＥＴの形成に適用したプロ
セス例をその工程順にしたがって示す概略断面図であ
り、（ａ）はシリコン基板上にゲートＳｉＯ2 膜を介し
てゲート電極形成用の多層膜と反射防止膜の一部を構成
する第１のＳｉＯ2 膜が積層された状態、（ｂ）はゲー
ト電極がパターニングされ、イオン注入によりＬＤＤ領
域が形成された状態、（ｃ）はゲート電極の側壁部にサ
イドウォールが形成され、イオン注入により高濃度不純
物拡散領域が形成された状態、（ｄ）はウェハの全面に
第２のＳｉＯ2 膜が形成され、レーザ・アニールが行わ
れた状態をそれぞれ示す。
セス例をその工程順にしたがって示す概略断面図であ
り、（ａ）はシリコン基板上にゲートＳｉＯ2 膜を介し
てゲート電極形成用の多層膜と反射防止膜の一部を構成
する第１のＳｉＯ2 膜が積層された状態、（ｂ）はゲー
ト電極がパターニングされ、イオン注入によりＬＤＤ領
域が形成された状態、（ｃ）はゲート電極の側壁部にサ
イドウォールが形成され、イオン注入により高濃度不純
物拡散領域が形成された状態、（ｄ）はウェハの全面に
第２のＳｉＯ2 膜が形成され、レーザ・アニールが行わ
れた状態をそれぞれ示す。
【図３】ＸｅＣｌエキシマ・レーザ・アニール（ＥＬ
Ａ）時の光エネルギー密度によるｐ+ ｎ接合深さとシー
ト抵抗の変化関係を表す特性図である。
Ａ）時の光エネルギー密度によるｐ+ ｎ接合深さとシー
ト抵抗の変化関係を表す特性図である。
【図４】ＸｅＣｌエキシマ・レーザ・アニール（ＥＬ
Ａ）時の光エネルギー密度によるｎ+ ｐ接合深さとシー
ト抵抗の変化関係を表す特性図である。
Ａ）時の光エネルギー密度によるｎ+ ｐ接合深さとシー
ト抵抗の変化関係を表す特性図である。
【図５】各種半導体材料の吸収係数の波長または光子エ
ネルギー依存性を示す特性図である。
ネルギー依存性を示す特性図である。
１ ・・・Ｓｉ基板 ３ ・・・ゲートＳｉＯ2 膜 ７ａ・・・ゲート電極 ８ａ・・・第１のＳｉＯ2 膜パターン ９ ・・・ＬＤＤ領域 １１・・・高濃度不純物拡散領域 １２・・・第２のＳｉＯ2 膜 ｄ2 ・・・極小反射率Ｒmin が達成されるＳｉＯ2 膜の
膜厚 ｄ3 ・・・極大反射率Ｒmax が達成されるＳｉＯ2 膜の
膜厚 ｄ1 ・・・膜厚差（＝｜ｄ3 −ｄ2 ｜）
膜厚 ｄ3 ・・・極大反射率Ｒmax が達成されるＳｉＯ2 膜の
膜厚 ｄ1 ・・・膜厚差（＝｜ｄ3 −ｄ2 ｜）
Claims (5)
- 【請求項１】 アニールを要する第１の領域とアニール
が実質的に不要な第２の領域とが混在する基板に対して
光アニールを行う半導体装置の製造方法において、 前記基板の全面に、前記第１の領域上ではアニール光の
反射率を極小となし、かつ前記第２の領域上ではアニー
ル光の反射率を極大となすごとく制御された膜厚を有す
る反射防止膜を設けることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記第２の領域の少なくとも表層部が第
１の領域と実質的に等しい屈折率を有することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の領域がＭＯＳトランジスタの
ソース／ドレイン領域であり、前記第２の領域がゲート
電極であることを特徴とする請求項１または請求項２記
載の半導体装置の製造方法。 - 【請求項４】 前記反射防止膜が誘電体膜であることを
特徴とする請求項１ないし請求項３のいずれか１項記載
の半導体装置の製造方法。 - 【請求項５】 前記光アニールがレーザ照射により行わ
れることを特徴とする請求項１ないし請求項４のいずれ
か１項記載の半導体装置の製造方法。
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|---|---|---|---|
| JP15810892A JP3211377B2 (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
| KR1019930010571A KR100267579B1 (ko) | 1992-06-17 | 1993-06-11 | 반도체장치의 제조방법 |
| US08/077,437 US5401666A (en) | 1992-06-17 | 1993-06-17 | Method for selective annealing of a semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP15810892A JP3211377B2 (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JPH065536A true JPH065536A (ja) | 1994-01-14 |
| JP3211377B2 JP3211377B2 (ja) | 2001-09-25 |
Family
ID=15664481
Family Applications (1)
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|---|---|---|---|
| JP15810892A Expired - Lifetime JP3211377B2 (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
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| KR (1) | KR100267579B1 (ja) |
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