KR100415380B1 - 트랜지스터 및 그 제조 방법 - Google Patents

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KR100415380B1 KR10-2001-0076658A KR20010076658A KR100415380B1 KR 100415380 B1 KR100415380 B1 KR 100415380B1 KR 20010076658 A KR20010076658 A KR 20010076658A KR 100415380 B1 KR100415380 B1 KR 100415380B1
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Abstract

이 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 에미터 영역과 베이스 영역 사이의 기생 캐패시티(Capacity)를 줄이고, 또한 베이스 영역의 저항을 줄임으로써 베이스 저항과 관련된 소자의 파워 게인(Power Gain) 및 노이즈(Noise) 특성을 향상시킬 수 있도록, 대략 판상의 섭스트레이트와, 상기 섭스트레이트의 표면에 일정 깊이로 형성된 P형 베이스 영역과, 상기 P형 베이스 영역의 표면에 형성된 다수의 N형 폴리 에미터 영역과, 상기 N형 폴리 에미터 영역의 외주연인 P형 베이스 영역의 표면에 형성된 다수의 베이스 메탈과, 상기 N형 폴리 에미터 영역의 상면이 오픈되도록 상기 베이스 영역 표면에 형성된 제1절연막과, 상기 폴리 에미터 영역에 증착된 텅스텐 메탈과, 상기 텅스텐 메탈의 상면이 오픈되도록 상기 텅스텐 메탈의 외주연인 제1절연막에 형성된 제2절연막과, 상기 텅스텐 메탈의 상면이 오픈되도록 상기 텅스텐 메탈의 외주연인 제2절연막에 형성된 제3절연막과, 상기 제3절연막의 표면에 증착되어 상기 텅스텐 메탈에 접속된 에미터 메탈을 포함하여 이루어진 것을 특징으로 함.

Description

트랜지스터 및 그 제조 방법{Transistor and its manufacturing method }
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 에미터 영역과 베이스 영역 사이의 기생 캐패시티(Capacity)를 줄이고, 또한 베이스 영역의 저항을 줄임으로써 베이스 저항과 관련된 소자의 파워 게인(Power Gain) 및 노이즈(Noise) 특성을 향상시킬 수 있는 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 트랜지스터는 에미터, 베이스 및 콜렉터 영역이 각 1개씩 형성되지만, 본 발명 분야의 트랜지스터는 상기 에미터(베이스) 영역이 다수개 형성된다. 이와 같이 다수의 에미터 영역을 갖는 이유는 자체 저항을 감소시킴으로써, 예를 들면 파워 게인이나 노이즈 특성 등을 향상시키기 위함이다.
도1a에는 종래의 트랜지스터(101')의 평면 구조가 도시되어 있고, 도1b에는 도1a의 A-A 선 단면도가, 도1c에는 도1a의 B-B 선 단면도가 도시되어 있다.
도시된 바와 같이 대략 판상의 P형 섭스트레이트(2')가 구비되어 있고, 상기 P형 섭스트레이트(2')의 표면에는 N형 에피층(6')이 성장되어 있으며, 상기 P형 섭스트레이트(2')와 N형 에피층(6') 사이에는 고농도의 N형 매립층(4')이 형성되어 있다.
또한, 상기 N형 에피층(6')에는 베이스 영역(8')이 확산 또는 이온주입에 의해 형성되어 있으며, 상기 베이스 영역(8')의 표면에는 절연막(11')(산화막)이 형성되고, 상기 절연막(11')을 윈도우(Window)로 하여 2개의 긴 폴리 에미터 영역(10')이 형성되어 있다. 상기 폴리 에미터 영역(10')은 다결정 실리콘에 의해 형성된 것이다.
상기 폴리 에미터 영역(10')은 대략 포크 형상의 에미터 메탈(18')과 콘택(Contact)되어 있으며, 그 외주연의 베이스 영역(8')에는 대략 포크 형상의 베이스 메탈(16')이 상기 베이스 영역(8')과 콘택되어 있다. 따라서, 상기 에미터 메탈(18')과 베이스 메탈(16')은 상호 포크 형상을 하며 상호 교호적으로 배열되어 있다. 여기서, 콜렉터 영역 및 소자 분리 영역 등은 통상의 트랜지스터과 동일한 구조를 하므로 이하의 설명에서 생략하도록 한다.
한편, 상기와 같은 트랜지스터(101')는 상기 폴리 에미터 영역(10')과 베이스 영역(8') 사이에 일정한 캐패시티(Ceb)를 가지며, 이것은 트랜지스터(101')의 총 캐패시티(Ct)가 된다.
Ct=Ceb
통상 이러한 캐패시티는 고주파수의 신호를 처리하는 트랜지스터의 각종 특성을 저하시키는 원인이 된다.
이어서, 도2a는 종래의 개량된 트랜지스터(102') 구조를 도시한 평면도이고, 도2b는 도2a의 C-C 선 단면도이며, 도2c는 도2a의 D-D 선 단면도이다.
도시된 바와 같이 상기 베이스 영역(8')의 표면에는 2개의 긴 폴리 에미터 영역 대신 다수의 폴리 에미터 영역(10')이 다수의 행과 열을 가지며 대략 매트릭스 형태로 분할 형성되어 있다. 즉, 도2a에 도시된 바와 같이, 6개의 폴리 에미터 영역(10')이 일정거리 이격된 채 형성되어 있다. 물론, 상기 6개의 폴리 에미터 영역(10')에는 포크 형상의 에미터 메탈(18')이 콘택되어 있고, 상기 폴리 에미터 영역(10')의 외주연인 베이스 영역(8')의 표면에는 상기 에미터 메탈(18')과 교호적으로 포크 형상의 베이스 메탈(16')이 콘택되어 있다.
상기와 같은 구조에 의해 상기 폴리 에미터 영역(10')의 표면적 또는 길이는 상당히 증가하며, 따라서 폴리 에미터 영역(10')의 자체 저항이 상당히 감소되는 효과가 있다.
한편, 상기와 같은 구조의 트랜지스터(101')는 전체 캐패시티(Ct')가 다음과 같이 정의될 수 있다.
Ct'=Ceb1+C01+Ceb2+C02+Ceb3
즉, 종래 트랜지스터(101') 구조와 비교하여 에미터 구조를 핑거(Finger) 구조에서 MEIT(Multi Emitter Isolation Transistor) 또는 MBIT(Multi Base Isolation Transistor) 구조로 변경할 경우 주변 길이의 증가로 인하여 저항이 감소되는 장점이 있지만 상기 에미터 메탈(18')과 베이스 영역(8') 사이에 또다른 기생 캐패시티가 형성되는 단점이 있다. 다시말하면, 고주파수용 트랜지스터의 경우 도2c에 도시된 바와 같이 기생 캐패시티 C01, C02가 더 발생함으로써, 그 특성이 현저히 저하되는 문제가 있다.
종래 트랜지스터(101')와 비교하였을 때, 상기 트랜지스터(102')는 에미터 영역(10')과 베이스 영역(8')의 접촉 면적의 감소로 인해 Ceb가 Ceb1, Ceb2, Ceb3의 합보다 큰 것은 확실하지만, Ceb가 Ceb1, Ceb2, Ceb3및 C01, C02의 합보다 큰 것은 아니다.
결국, Ct가 Ct'보다 크기 위해서는 상기 트랜지스터(101') 구조에서 C01및 C02의 합이 상당히 작아야 한다.
그러나, 실제로 상기 C01및 C02는 상기 에미터 메탈(18')과 베이스 영역(8') 사이의 절연막(11') 두께에 비례하게 되는데, 상기 절연막(11')의 두께가 수㎛ 범위이기 때문에, 상기 C01및 C02의 크기가 크고 따라서 상기 Ct'가 크게 되어 트랜지스터(102')의 특성을 저하시키고 있다.
한편, 도3은 베이스 메탈 콘택과 에미터 메탈 콘택 사이의 저항 관계를 도시한 개략도이다. 도시된 바와 같이 베이스 메탈 콘택과 에미터 메탈 콘택 사이의 전체 저항은 베이스 메탈 콘택과 에미터 메탈 콘택간의 저항의 합으로 나타난다. 따라서, 베이스 메탈 콘택의 경로가 길기 때문에 베이스 메탈 콘택의 저항이 높아지고, 따라서 트랜지스터의 특성을 더욱 저하시키는 원인이 된다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 에미터와 베이스 사이의 기생 캐패시티를 줄이고, 또한 베이스 저항을 줄임으로써 베이스 저항과 관련된 소자의 특성 즉, 파워 게인 및 노이즈 특성 등을 향상시킬 수 있는 트랜지스터 및 그 제조 방법을 제공하는데 있다.
도1a는 종래의 트랜지스터 구조를 도시한 평면도이고, 도1b는 도1a의 A-A 선 단면도이며, 도1c는 도1a의 B-B 선 단면도이다.
도2a는 종래의 다른 트랜지스터 구조를 도시한 평면도이고, 도2b는 도2a의 C-C 선 단면도이며, 도2c는 도2a의 D-D 선 단면도이다.
도3은 도2a의 트랜지스터에서 베이스 메탈 콘택과 에미터 메탈 콘택 사이의 저항 관계를 도시한 개략도이다.
도4는 본 발명에 의한 트랜지스터를 도시한 평면도이다.
도5a는 도4의 E-E선 단면도이고, 도5b는 도4의 F-F선 단면도이다.
도6은 본 발명의 트랜지스터에서 베이스 메탈 콘택과 에미터 메탈 콘택 사이의 저항 관계를 도시한 개략도이다.
도7a 내지 도7f는 본 발명에 의한 트랜지스터의 제조 방법을 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 트랜지스터
2; P형 섭스트레이트(Substrate) 4; N형 매립층
6; N형 에피층(Epitaxial Layer)
8; P형 베이스 영역(Base Region)
10; 폴리 에미터 영역(Poly Emitter Region)
11; 제1절연막
12; 제2절연막 13; 제3절연막
14; 텅스텐 메탈(Tungsten Metal) 16; 베이스 메탈(Base Metal)
18; 에미터 메탈(Emitter Metal)
상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터는 대략 판상의 섭스트레이트와, 상기 섭스트레이트의 표면에 일정 깊이로 형성된 P형 베이스 영역과, 상기 P형 베이스 영역의 표면에 형성된 다수의 N형 폴리 에미터 영역과, 상기 N형 폴리 에미터 영역의 외주연인 P형 베이스 영역의 표면에 형성된 다수의 베이스 메탈과, 상기 N형 폴리 에미터 영역의 상면이 오픈되도록 상기 베이스 영역 표면에 형성된 제1절연막과, 상기 폴리 에미터 영역에 증착된 텅스텐 메탈과, 상기 텅스텐 메탈의 상면이 오픈되도록 상기 텅스텐 메탈의 외주연인 제1절연막에 형성된 제2절연막과, 상기 텅스텐 메탈의 상면이 오픈되도록 상기 텅스텐 메탈의 외주연인 제2절연막에 형성된 제3절연막과, 상기 제3절연막의 표면에 증착되어 상기 텅스텐 메탈에 접속된 에미터 메탈을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 베이스 메탈은 상기 폴리 에미터 영역을 대략 사각 모양으로 에워싸며 형성됨이 바람직하다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 대략 판상의 P형 섭스트레이트가 구비되고, 상기 P형 섭스트레이트의 표면에는 고농도의 N형 매립층이 형성되며, 상기 P형 섭스트레이트 및 N형 매립층의 표면에는 N형 에피층이 형성되고, 상기 N형 에피층의 표면에는 일정 깊이로 붕소(B) 등을 확산 또는 이온 주입되어 P형 베이스 영역이 형성된 섭스트레이트를 제공하는 단계와, 상기 P형 베이스 영역의 표면에 제1절연막을 형성하고, 상기 절연막을 윈도우로 하여 다수의 N형 폴리 에미터 영역 및 베이스 메탈을 형성하는 단계와, 상기 제1절연막 표면에 상기 폴리 에미터 영역이 오픈되도록 일정두께의 제2절연막을 형성하는 단계와, 상기 제2절연막을 통해 오픈된 폴리 에미터 영역에 텅스텐 메탈을 증착시키는 단계와, 상기 제2절연막의 표면에 상기 텅스텐 메탈이 오픈되도록 일정두께의 제3절연막을 형성하는 단계와, 상기 제3절연막의 표면에 상기 텅스텐 메탈과 접속되도록 에미터 메탈을 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 베이스 메탈 형성 단계는 상기 베이스 메탈이 상기 폴리 에미터 영역을 대략 사각 모양으로 에워싸도록 형성함이 바람직하다.
상기와 같이 하여 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면, 에미터 메탈과 베이스 영역 사이에 제1절연막, 제2절연막 및 제3절연막이 형성됨으로써, 상기 에미터 메탈과 베이스 영역 사이의 거리를 멀게 하여 기생 캐패시티를 현저히 줄일 수 있게 된다.
또한, 베이스 메탈은 폴리 에미터 영역을 대략 사각 모양으로 에워싸며 형성됨으로써, 상기 베이스 메탈의 저항 경로가 짧아지고 따라서 베이스 영역의 저항과 관련된 각종 특성 예를 들면, 파워 게인 및 노이즈 특성 등이 향상된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도4는 본 발명에 의한 트랜지스터(100)를 도시한 평면도이고, 도5a는 도4의 E-E선 단면도이고, 도5b는 도4의 F-F선 단면도이다.
도시된 바와 같이 P형 섭스트레이트(2)(웨이퍼)가 구비되어 있고, 상기 섭스트레이트(2)의 상면에는 N형 에피층(6)이 형성되어 있다. 또한, 상기 섭스트레이트(2)와 에피층(6) 사이에는 고농도의 N형 매립층(4)이 형성되어 있으며, 상기 매립층(4)의 상부인 에피층(6)에는 일정깊이의 P형 베이스 영역(8)이 형성되어 있다. 이러한 구성은 종래의 통상적인 바이폴라 트랜지스터 구조와 동일하므로 더 이상의 설명을 생략하며, 또한 통상적인 콜렉터 영역 및 소자 분리 영역에 대한 설명도 생략하기로 한다.
상기 베이스 영역(8)의 표면에는 다결정 실리콘에 의해 N형 폴리 에미터 영역(10)이 다수의 행과 열을 가지며 대략 매트릭스 형태로 형성되어 있고, 상기 폴리 에미터 영역(10)의 외주연에는 일체의 베이스 메탈(16)이 형성되어 있다. 즉, 상기 베이스 메탈(16)은 상기 폴리 에미터 영역(10)의 외주연에서 상기 베이스 영역(8)에 콘택되어 있다.
더불어, 상기 폴리 에미터 영역(10)의 외주연에는 일정두께의 제1절연막(11)이 형성되어 있으며, 상기 제1절연막(11)에 의해 오픈(Open)된 상기 폴리 에미터 영역(10)의 상면에는 일정두께의 텅스텐 메탈(14)이 증착되어 있다.
또한, 상기 텅스텐 메탈(14)의 외주연인 제1절연막(11) 상면에는 일정두께의 제2절연막(12)이 형성되어 있으며, 상기 제2절연막(12)의 상면에는 상기 텅스텐 메탈(14)의 상면이 오픈되도록 제3절연막(13)이 형성되어 있다.
마지막으로, 상기 제3절연막(13)의 표면에는 상기 텅스텐 메탈(14)과 연결된 에미터 메탈(18)이 형성되어 있으며, 상기 베이스 메탈(16)은 상기 베이스 영역(8)과 콘택된 채 상기 에미터 메탈(18)과 제1,2,3절연막(11,12,13)에 의해 절연되어 있다.
여기서, 상기 베이스 메탈(16) 및 에미터 메탈(18)은 통상적인 알루미늄(Al), 구리(Cu) 또는 이의 등가물일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
또한, 상기 제1,2,3절연막(11,12,13)은 통상적인 열산화막(SiO2),질화막(Si3N4) 또는 이들의 등가물일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기와 같은 구조에 의해 본 발명에 의한 트랜지스터(100)는 에미터 메탈(18)과 베이스 영역(8) 사이에 제1절연막(11), 제2절연막(12) 및 제3절연막(13)이 형성되어, 상기 에미터 메탈(18)과 베이스 영역(8) 사이의 거리가 종래에 비해 더욱 멀어짐으로써, 기생 캐패시티를 현저히 줄일 수 있게 된다. 즉, 통상적으로 캐패시티는 두 전극 사이의 거리에 반비례하므로 상기 두 전극 즉, 에미터 메탈(18)과 베이스 영역(8) 사이의 거리가 멀어짐으로써, 그것 사이에 형성되는 캐패시티는 감소하게 된다.
한편, 도6은 본 발명의 트랜지스터(100)에서 베이스 메탈(16) 콘택과 에미터 메탈(18) 콘택 사이의 저항 관계를 도시한 개략도이다.
도시된 바와 같이 베이스 영역(8)에 콘택되는 베이스 메탈(16)은 상기 다수의 폴리 에미터 영역(10)과 일정거리 이격된 채 상기 폴리 에미터 영역(10)을 대략 사각 모양으로 에워싸며 형성되어 있다. 따라서, 상기 베이스 메탈(16)에서 폴리 에미터 영역(10)까지의 저항 경로는 종래에 비해 월등히 짧아지고 따라서 베이스 영역(8)의 저항이 감소된다. 상기와 같은 베이스 영역(8)의 저항 감소는 곧 트랜지스터의 파워 게인 및 노이즈 특성을 향상시킨다.
도7a 내지 도7f는 본 발명에 의한 트랜지스터의 제조 방법을 도시한 설명도이며, 이를 순차적으로 설명하면 다음과 같다.
1. 섭스트레이트(2) 제공 단계로서, 통상의 바이폴라 트랜지스터용 섭스트레이트(2)를 제공한다.(도7a 참조)
즉, 대략 판상의 P형 섭스트레이트(2)를 구비하고, 상기 P형 섭스트레이트(2)의 표면에는 고농도의 N형 매립층(4)을 형성하며, 상기 P형 섭스트레이트(2) 및 N형 매립층(4)의 표면에는 N형 에피층(6)을 일정두께로 성장시킨다. 또한 상기 N형 에피층(6)의 표면에는 일정 깊이로 붕소(B) 등의 3족 불순물 원소를 확산 또는 이온주입하여 P형 베이스 영역(8)을 형성한다. 물론, 상기 구성 요소 외에 콜렉터 영역 및 소자 분리 영역이 형성되지만 이는 생략하기로 한다.
2. 폴리 에미터 영역(10) 및 베이스 메탈(16) 형성 단계로서, 상기 P형 베이스 영역(8)의 표면에 제1절연막(11)을 형성하고, 이 절연막(11)을 윈도우로 하여 다수의 N형 폴리 에미터 영역(10) 및 베이스 메탈(16)을 형성한다.(도7b 참조)
여기서, 상기 제1절연막(11)은 통상의 열산화막(SiO2) 또는 질화막(Si3N4)일 수 있다.
일례로, 상기 섭스트레이트(2)를 초기 세척 한후 퍼니스(Furnace)내에 투입하고, O2 가스 또는 O2와 수증기의 혼합체 안에서 상기 섭스트레이트(2)를 고온으로 가열하여 일정두께의 열산화막이 그 표면에 형성되도록 한다.
그런후, 통상의 사진 식각 공정에 의해 상기 폴리 에미터 영역(10)이 형성될 영역을 식각하여 제거한 후, 폴리 에미터 영역(10)을 형성하고 또한 베이스 메탈(16)이 콘택될 영역을 식각하여 제거한 후, 베이스 메탈(16)을 콘택 및 형성한다.
물론, 상기 폴리 에미터 영역(10)은 상기 제1절연막(11)을 윈도우로 하여 다결정 실리콘이 제공된다. 일례로, 상기 폴리 에미터 영역(10)은 산화막(SiO2)을 형성하고, 상기 산화막이 형성된 섭스트레이트(2)를 급속 가열하며, 함규소 가스를 주입하여 산화막 위에 비정질층을 형성하며, 상기 비정질층이 형성된 섭스트레이트(2)를 환원성 분위기하에서 급속 가열하여 다결정화시킴으로써 일정두께의 폴리 에미터 영역(10)을 형성할 수 있다.
또한, 상기 베이스 메탈(16)은 알루미늄, 구리 또는 이들의 등가물을 이용한 통상의 전자선 증착 또는 스퍼터링에 의해 형성한다.
여기서, 상기 베이스 메탈(16)은 상기 폴리 에미터 영역(10)과 일정거리 이격된 채 대략 사각 모양으로 상기 폴리 에미터 영역(10)을 에워싸도록 형성한다. 따라서, 상기 베이스 메탈(16) 또는 베이스 메탈(16) 콘택의 경로가 작아지고 결국, 상기 베이스 영역(8)의 저항을 저하시킬 수 있게 된다.
3. 제2절연막(12) 형성 단계로서, 상기 폴리 에미터 영역(10)의 상면이 오픈되도록 일정두께의 제2절연막(12)을 상기 제1절연막(11) 및 베이스 메탈(16)의 상면에 형성한다.(도7c)
이때, 상기 제2절연막(12)을 통해 오픈되는 영역은 상기 폴리 에미터 영역(10)보다 약간 크게 되도록 한다. 즉, 상기 폴리 에미터 영역(10) 및 제1절연막(11)의 일부가 상기 제2절연막(12)을 통해 상부로 오픈된다.
4. 텅스텐 메탈(14) 형성 단계로서, 상기 제2절연막(12)을 통해 오픈된 폴리 에미터 영역(10)에 텅스텐 메탈(14)을 증착한다.(도7d 참조)
상기 텅스텐 메탈(14) 역시 통상의 전자선 증착 또는 스퍼터링에 의해 형성하며, 상기 텅스텐 대신 통상의 알루미늄, 구리 또는 이의 등가물을 이용해도 좋다.
5. 제3절연막(13) 형성 단계로서, 상기 텅스텐 메탈(14)이 오픈되도록 일정두께의 제3절연막(13)을 형성한다. 상기 제3절연막(13)도 상술한 바와 같이 통상의 열산화막 또는 질화막일 수 있다.
6. 에미터 메탈(18) 형성 단계로서, 상기 제2절연막(12)의 표면에 상기 텅스텐 메탈(14)과 접속되도록 에미터 메탈(18)을 증착한다. 물론, 상기 에미터 메탈(18) 역시 통상의 알루미늄을 이용한 금속 증착 공정을 통해 형성된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면, 에미터 메탈과 베이스 영역 사이에 제1절연막, 제2절연막 및 제3절연막이 더 형성됨으로써, 양자 사이의 거리가 멀어지고, 이에 따라 기생 캐패시티를 현저히 줄일 수 있게 되어 트랜지스터의 특성을 향상시키는 효과가 있다.
또한, 베이스 메탈은 폴리 에미터 영역을 대략 사각 모양으로 에워싸며 형성됨으로써, 상기 베이스 메탈의 저항 경로가 짧아지고 따라서 베이스 영역의 저항과 관련된 각종 특성 예를 들면, 파워 게인 및 노이즈 특성이 향상되는 효과가 있다.

Claims (4)

  1. 대략 판상의 섭스트레이트와;
    상기 섭스트레이트의 표면에 일정 깊이로 형성된 P형 베이스 영역과;
    상기 P형 베이스 영역의 표면에 형성된 다수의 N형 폴리 에미터 영역과;
    상기 N형 폴리 에미터 영역의 외주연인 P형 베이스 영역의 표면에 형성된 다수의 베이스 메탈과;
    상기 N형 폴리 에미터 영역의 상면이 오픈되도록 상기 베이스 영역 표면에 형성된 제1절연막과;
    상기 폴리 에미터 영역에 증착된 텅스텐 메탈과;
    상기 텅스텐 메탈의 상면이 오픈되도록 상기 텅스텐 메탈의 외주연인 제1절연막에 형성된 제2절연막과;
    상기 텅스텐 메탈의 상면이 오픈되도록 상기 텅스텐 메탈의 외주연인 제2절연막에 형성된 제3절연막과;
    상기 제3절연막의 표면에 증착되어 상기 텅스텐 메탈에 접속된 에미터 메탈을 포함하여 이루어진 트랜지스터.
  2. 제1항에 있어서, 상기 베이스 메탈은 상기 폴리 에미터 영역을 대략 사각 모양으로 에워싸며 형성된 것을 특징으로 하는 트랜지스터.
  3. 대략 판상의 P형 섭스트레이트가 구비되고, 상기 P형 섭스트레이트의 표면에는 고농도의 N형 매립층이 형성되며, 상기 P형 섭스트레이트 및 N형 매립층의 표면에는 N형 에피층이 형성되고, 상기 N형 에피층의 표면에는 일정 깊이로 붕소(B) 등을 확산 또는 이온 주입되어 P형 베이스 영역이 형성된 섭스트레이트를 제공하는 단계와;
    상기 P형 베이스 영역의 표면에 제1절연막을 형성하고, 상기 절연막을 윈도우로 하여 다수의 N형 폴리 에미터 영역 및 베이스 메탈을 형성하는 단계와;
    상기 제1절연막 표면에 상기 폴리 에미터 영역이 오픈되도록 일정두께의 제2절연막을 형성하는 단계와;
    상기 제2절연막을 통해 오픈된 폴리 에미터 영역에 텅스텐 메탈을 증착시키는 단계와;
    상기 제2절연막의 표면에 상기 텅스텐 메탈이 오픈되도록 일정두께의 제3절연막을 형성하는 단계와;
    상기 제3절연막의 표면에 상기 텅스텐 메탈과 접속되도록 에미터 메탈을 증착하는 단계를 포함하여 이루어진 트랜지스터 및 그 제조 방법.
  4. 제3항에 있어서, 상기 베이스 메탈 형성 단계는 상기 베이스 메탈이 상기 폴리 에미터 영역을 대략 사각 모양으로 에워싸도록 형성함을 특징으로 하는 트랜지스터의 제조 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001259A (ko) * 1992-06-17 1994-01-11 오가 노리오 반도체장치의 제조방법
KR940003603A (ko) * 1992-08-20 1994-03-12 헨리 크리그몽 연도가스류에서의 질소산화물(Nox) 감소 조절방법
JPH06275815A (ja) * 1993-03-19 1994-09-30 Hitachi Ltd 半導体集積回路装置
KR970004456A (ko) * 1995-06-28 1997-01-29 김주용 다자(多者) 송수신 무선 전화 시스템 및 그 제어방법
JPH11297707A (ja) * 1998-04-16 1999-10-29 Nec Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001259A (ko) * 1992-06-17 1994-01-11 오가 노리오 반도체장치의 제조방법
KR940003603A (ko) * 1992-08-20 1994-03-12 헨리 크리그몽 연도가스류에서의 질소산화물(Nox) 감소 조절방법
JPH06275815A (ja) * 1993-03-19 1994-09-30 Hitachi Ltd 半導体集積回路装置
KR970004456A (ko) * 1995-06-28 1997-01-29 김주용 다자(多者) 송수신 무선 전화 시스템 및 그 제어방법
JPH11297707A (ja) * 1998-04-16 1999-10-29 Nec Corp 半導体装置

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