KR100405869B1 - 트랜지스터 및 그 제조 방법 - Google Patents

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KR100405869B1 KR10-2002-0001784A KR20020001784A KR100405869B1 KR 100405869 B1 KR100405869 B1 KR 100405869B1 KR 20020001784 A KR20020001784 A KR 20020001784A KR 100405869 B1 KR100405869 B1 KR 100405869B1
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Abstract

이 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 절연층의 두께를 두껍게 함으로써 금속패턴을 평탄화하여 미세 선폭이 가능하게 함과 동시에 금속패턴의 끊어짐을 방지하고, 또한 기생 캐패시턴스를 감소시킬 수 있도록, 대략 판상의 P-형 섭스트레이트와; 상기 P-형 섭스트레이트 표면에 일정 두께로 형성된 N-형 에피층과; 상기 N-형 에피층 표면에 일정 깊이로 형성된 P형 베이스 영역과; 상기 P형 베이스 영역의 표면에 일정두께로 형성된 적어도 하나 이상의 N+형 폴리 에미터 영역과; 상기 N+형 폴리 에미터 영역의 외주연인 P형 베이스 영역의 표면에 형성된 적어도 하나 이상의 베이스 접촉 금속층과; 상기 베이스 접촉 금속층의 외주연인 상기 N-형 에피층에 일정 두께로 형성된 부분산화 격리층과; 상기 부분산화 격리층, 베이스 접촉 금속층 및 N+형 폴리 에미터 영역의 상면에 일정 두께로 형성되어 있되, 상면이 평평한 절연층과; 상기 절연층을 관통하여 상기 베이스 접촉 금속층, N+형 폴리 에미터 영역 및 N-형 에피층에 연결되도록 충진된 텅스텐층과; 상기 각 텅스텐층에 연결된 채 상기 평평한 절연층 상면에 형성되어 외측으로 연장된 다수의 금속패턴을 포함하여 이루어진 것을 특징으로 함.

Description

트랜지스터 및 그 제조 방법{transistor and its manufacturing method}
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 절연층의 두께를 두껍게 함으로써 금속패턴을 평탄화하여 미세 선폭이 가능하게 함과 동시에 금속패턴의 끊어짐을 방지하고, 또한 기생 캐패시턴스를 감소시킬 수 있는 트랜지스터 및 그 제조 방법에 관한 것이다.
도1은 종래의 트랜지스터(100')를 도시한 단면도이다.
도시된 바와 같이 대략 판상의 P-형 섭스트레이트(2')가 구비되어 있고, 상기 P-형 섭스트레이트(2')의 표면에는 N-형 에피층(6')이 형성되어 있으며, 상기 P-형 섭스트레이트(2')와 N-형 에피층(6') 사이에는 고농도의 N+형 매립층(4')이 형성되어 있다.
또한, 상기 N-형 에피층(6')에는 P형 베이스 영역(8')이 일정깊이로 확산 또는 이온주입되어 있고, 상기 P형 베이스 영역(8')의 표면 중앙에는 N+형 폴리 에미터 영역(12')이 일정 두께로 증착되어 있다. 여기서 상기 N+형 폴리 에미터 영역(12')은 폴리 실리콘으로 형성되어 있다. 더불어, 상기 N+형 폴리 에미터 영역(12'), P형 베이스 영역(8') 및 N-형 에피층(6')의 상면에는 절연층(16')(산화막)이 형성되어 있되, 상기 절연층(16')에는 일정 크기로 윈도우(window)가 형성되어 이 있다. 또한, 각 윈도우에는 금속패턴(20')이 형성된 채 절연층(16')을 따라 외측으로 연장되어 있다. 즉, 상기 N+형 폴리 에미터 영역(12')에 형성된금속패턴(20')은 에미터 전극(E)에 연결되도록 연장되어 있고, 상기 P형 베이스 영역(8')에 연결된 금속패턴(20')은 베이스 전극(B)에 연결될 수 있도록 연장되어 있다. 물론, 상기 N+형 매립층(4')의 표면에는 직접 금속패턴(20')이 형성됨으로써, 콜렉터 전극(C)에 연결될 수 있도록 되어 있다.
한편, 상기 N-형 에피층(6')에는 다수의 부분산화 격리층(10')(LOCOS; Local Oxidation of Silicon)이 형성되어 있으며, 상기 부분산화 격리층(10')은 상,하 방향으로 볼록한 형태를 한다. 따라서, 상기 절연층(16') 및 금속패턴(20') 역시 상기 볼록한 면을 따라 상부로 볼록하게 형성되어 있다.
이러한 트랜지스터(100')의 제조 방법을 간단히 설명하면 다음과 같다.
먼저, P-형 섭스트레이트(2')를 구비한 후, 상기 P-형 섭스트레이트(2')의 표면중 일정 영역에 N+형 매립층(4')을 확산 또는 이온주입한다. 이어서, 상기 N+형 매립층(4') 상면에 N-형 에피층(6')을 성장시킨 후, 상기 N+형 매립층(4')의 외측에 부분산화 격리층(10')을 형성한다.
그런후, 상기 N-형 에피층(6')의 표면중 일정 영역에 P형 베이스 영역(8')을 확산 또는 이온주입하여 형성 한 후, 상기 P형 베이스 영역(8')의 표면에 폴리 실리콘을 이용하여 일정 두께의 N+형 폴리 에미터 영역(12')을 형성한다.
그런후, 상기 N+형 폴리 에미터 영역(12'), P형 베이스 영역(8') 및 N-형 에피층(6') 중 일정 영역이 상부로 오픈되도록 일정 두께의 절연층(16')을 형성한다.
또한, 소자 격리를 위해 상기 N-에피층(6')에 부분산화 격리층(10')을 형성한다. 이때, 상기 부분산화 격리층(10')은 상,하 방향으로 볼록한 형태를 함으로써, 상기 절연층(16')은 상기 부분산화 격리층(10')을 따라서 상부로 볼록한 형태가 된다.
이어서, 상기 절연층(16')을 통해 오픈된 N+형 폴리 에미터 영역(12')에 금속패턴(20')을 형성하여 에미터 전극(E)에 연결되도록 하고, 또한 절연층(16')을 통해 오픈된 P형 베이스 영역(8')에 금속패턴(20')을 형성하여 베이스 전극(B)에 연결되도록 하며, 상기 절연층(16')을 통해 오픈된 N-형 에피층(6')에도 금속패턴(20')을 형성하여 컬렉터 전극(C)에 연결되도록 한다.
여기서, 상기 P형 베이스 영역(8') 및 N-형 에피층(6')에 형성된 금속패턴(20')은 부분산화 격리층(10')의 상면까지 연장될 수 있다.
그러나, 이러한 종래의 트랜지스터 구조 및 그 제조 방법은 상기 P형 베이스 영역 또는 N-형 에피층(6')에서 부분산화 격리층의 상면에 이르는 절연층 및 금속패턴 표면의 평평도가 매우 불량함으로써, 금속패턴의 미세선폭을 어렵게 할뿐만 아니라, 평평도가 불량한 영역에서 상기 금속패턴이 쉽게 끊어지는 문제점이 있다.
더불어, 상기 절연층(유전체)이 존재하는 금속패턴과 P형 베이스 영역 사이의 거리가 가깝기 때문에 기생 캐패시턴스가 크고 이에 따라 신호 지연 시간이 길어짐으로써 소자 특성이 저하되는 문제점도 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 산화막의 두께를 두껍게 함으로써 금속패턴을 평탄화하여 미세 선폭이 가능하게 함과 동시에 금속패턴의 끊어짐을 방지하고, 또한 기생 캐패시턴스를 감소시킬 수 있는 트랜지스터 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 트랜지스터를 도시한 단면도이다.
도2는 본 발명에 의한 트랜지스터를 도시한 단면도이다.
도3a 내지 도3g는 본 발명에 의한 트랜지스터의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 트랜지스터
2; P+형 섭스트레이트 4; N+형 매립층
6; N-형 에피층 8; P형 베이스 영역
10; 부분산화 격리층 12; P+형 폴리 에미터 영역
14; 금속층 16; 절연층
18; 텅스텐층 20; 금속패턴
상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터는 대략 판상의 P-형 섭스트레이트와; 상기 P-형 섭스트레이트 표면에 일정 두께로 형성된 N-형 에피층과; 상기 N-형 에피층 표면에 일정 깊이로 형성된 P형 베이스 영역과; 상기 P형 베이스 영역의 표면에 일정두께로 형성된 적어도 하나 이상의 N+형 폴리 에미터 영역과; 상기 N+형 폴리 에미터 영역의 외주연인 P형 베이스 영역의 표면에 형성된 적어도 하나 이상의 베이스 접촉 금속층과; 상기 베이스 접촉 금속층의 외주연인 상기 N-형 에피층에 일정 두께로 형성된 부분산화 격리층과; 상기 부분산화 격리층, 베이스 접촉 금속층 및 N+형 폴리 에미터 영역의 상면에 일정 두께로 형성되어 있되, 상면이 평평한 절연층과; 상기 절연층을 관통하여 상기 베이스 접촉 금속층, N+형 폴리 에미터 영역 및 N-형 에피층에 연결되도록 충진된 텅스텐층과; 상기 각 텅스텐층에 연결된 채 상기 평평한 절연층 상면에 형성되어 외측으로 연장된 다수의 금속패턴을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 대략 판상의 P-형 섭스트레이트가 구비되고, 상기 P-형 섭스트레이트의 표면에는 고농도의 N+형 매립층이 형성되며, 상기 P-형 섭스트레이트 및 N+형 매립층의 표면에는 N-형 에피층이 형성되고, 상기 N-형 에피층에는 일정 깊이로 부분산화 격리층이 형성되며, 상기 부분산화 격리층 내의 상기 N-형 에피층의 표면에는 일정 깊이로 P형 베이스 영역이 형성된 섭스트레이트를 제공하는 단계와; 상기 P형 베이스 영역의 표면 중앙에 적어도 하나 이상의 N+형 폴리 에미터 영역을 형성하는 단계와; 상기 N+형 폴리 에미터 영역의 외주연인 P형 베이스 영역에 적어도 하나 이상의 베이스 접촉 금속층을 형성하는 단계와; 상기 N+형 폴리 에미터 영역, 베이스 접촉 금속층 및 부분산화 격리층의 상부에 일정 두께로 절연층을 형성하되, 상기 절연층의 상면이 평평하게 되도록 하는 단계와; 상기 N+형 폴리 에미터 영역, 베이스 접촉 금속층 및 N-형 에피층과 대응되는 절연층에 일정 직경의 홀을 형성하는 단계와; 상기 각각의 홀에 텅스텐층을 충진 형성하는 단계와; 상기 각각의 텅스텐층에 연결되도록 상기 절연층의 상면에 금속패턴을 형성하는 단계로 이루어진 것을 특징으로 한다.
여기서, 상기 절연층 형성 단계는 상기 절연층의 상면을 CMP(Chemical Mechanical Polishing) 공정으로 평평하게 함이 바람직하다.
상기와 같이 하여 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면, P형 베이스 영역에서 부분산화 격리층의 상면에 이르는 금속패턴의 평평도가 매우 우수함으로써, 금속패턴의 미세선폭을 용이하게 할뿐만 아니라, 상기 금속패턴의 끊어짐 현상도 현저히 감소되는 장점이 있다.
더불어, 상기 절연층(유전체)이 존재하는 금속패턴과 P형 베이스 영역 사이의 거리가 멀게 됨으로써, 기생 캐패시턴스도 작아지고 이에 따라 신호 지연 시간이 작아져 소자 특성이 향상되는 장점도 있다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 트랜지스터(100)를 도시한 단면도이다.
도시된 바와 같이 대략 판상의 P-형 섭스트레이트(2)가 구비되어 있고, 상기P-형 섭스트레이트(2) 표면에 일정 두께로 N-형 에피층(6)이 형성되어 있다. 또한, 상기 P-형 섭스트레이트(2)와 N-형 에피층(6) 사이에는 일정 두께로 N+형 매립층(4)이 형성되어 있으며, 상기 N-형 에피층(6)의 표면에는 일정 깊이로 P형 베이스 영역(8)이 형성되어 있다. 또한, 상기 N-형 에피층(6)의 둘레에는 일정 두께로 부분산화 격리층(10)이 형성되어 있다. 더불어, 상기 부분산화 격리층(10) 내측의 P형 베이스 영역(8)에는 적어도 하나 이상이 P+형 폴리 에미터 영역(12)이 폴리 실리콘으로 형성되어 있으며, 이러한 구조는 종래와 동일하다.
여기서, 상기 P+형 폴리 에미터 영역(12)의 외주연인 P형 베이스 영역(8)의 표면에는 적어도 하나 이상의 베이스 접촉 금속층(14)이 형성되어 있다. 상기 베이스 접촉 금속층(14)은 통상적인 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다.
이어서, 상기 부분산화 격리층(10), 베이스 접촉 금속층(14), N+형 폴리 에미터 영역(12) 및 N-형 에피층(6)의 표면에는 일정두께의 절연층(16)이 형성되어 있으며, 이 절연층(16)의 상면은 모두 평평하게 형성되어 있다. 여기서, 상기 절연층(16)은 통상적인 산화막(oxide) 또는 질화막(nitride)일 수 있으며, 그 두께는 상기 N-형 에피층(6)의 상면으로 돌출된 부분산화 격리층(10)의 상면 두께와 같거나 더 두껍게 형성됨이 바람직하다.
또한, 상기 절연층(16)을 관통하여서는 상기 베이스 접촉 금속층(14), N+형 폴리 에미터 영역(12) 및 N-형 에피층(6)과 연결되도록 텅스텐층(18)이 충진되어 있다.
더불어, 상기 각 텅스텐층(18)에 연결된 채 상기 평평한 절연층(16) 상면에는 다수의 금속패턴(20)이 형성되어 있다.
여기서, 상기 N+형 폴리 에미터 영역(12)에 텅스텐층(18)을 통하여 연결된 금속패턴(20)은 에미터 전극(E)에 연결되고, 또한 상기 베이스 접촉 금속층(14)에 텅스텐층(18)을 통하여 연결된 금속패턴(20)은 베이스 전극(B)에 연결되며, 상기 N-형 에피층(6)에 텅스텐층(18)을 통하여 연결된 금속패턴(20)은 콜렉터 전극(C)에 연결되어 있다.
따라서, 상기와 같은 구조에 의해 본 발명에 의한 트랜지스터(100)는 금속패턴(20)이 절연층(16) 상면에 모두 평평하게 형성되어 미세선폭이 가능할 뿐만 아니라, 상기 금속패턴(20)의 끊어짐 현상이 현저히 감소된다. 또한, 상기 금속패턴(20)과 P형 베이스 영역(8) 사이의 거리가 두꺼운 절연층(16)으로 인해 멀어짐으로써, 기생 캐패시턴스도 작아지고 이에 따라 신호 지연 시간도 작아진다.
도3a 내지 도3g는 본 발명에 의한 트랜지스터의 제조 방법을 도시한 순차 설명도이다.
먼저 도3a를 참조하면, 대략 판상의 P-형 섭스트레이트(2)가 구비되고, 상기 P-형 섭스트레이트(2)의 표면에는 고농도의 N+형 매립층(4)이 형성되며, 상기 P-형 섭스트레이트(2) 및 N+형 매립층(4)의 표면에는 N-형 에피층(6)이 형성되고, 상기 N-형 에피층(6)에는 일정 깊이 및 두께로 부분산화 격리층(10)이 형성되며, 상기 상기 N-형 에피층(6)의 표면에는 일정 깊이로 P형 베이스 영역(8)이 형성된 섭스트레이트(2)를 제공한다.
다음으로, 도3b를 참조하면, 상기 P형 베이스 영역(8)의 표면 중앙에 적어도 하나 이상의 N+형 폴리 에미터 영역(12)을 형성한다. 상기 N+형 폴리 에미터 영역(12)은 주지된 바와 같이 폴리 실리콘을 이용한다. 일례로, 600~700℃에서 LPCVD법으로 폴리 실리콘을 수천 Å 두께까지 증착시키는 동시에 퍼니스(furnace) 내에서 인(P) 등을 도핑시킴으로써, N+가 되도록 하고, 또한 통상적인 사진 식각 공정에 의해 일정영역(P형 베이스 영역(8))에만 상기 폴리 실리콘이 남도록 한다.
다음으로, 도3c를 참조하면, 상기 N+형 폴리 에미터 영역(12)의 외주연인 P형 베이스 영역(8)에 적어도 하나 이상의 베이스 접촉 금속층(14)을 형성한다. 상기 베이스 접촉 금속층(14)은 통상적인 알루미늄(Al)을 이용하며, 경우에 따라서는 구리(Cu)를 이용할 수도 있다. 상기 알루미늄으로 베이스 접촉 금속층(14)을 형성할 경우에는 통상적인 전자선 증착법 또는 스퍼터링(sputtering) 방법을 이용하여 수천 Å 정도의 두께로 증착한 후, 불필요한 부위의 금속층(14)을 제거하기 위해 메탈 마스크를 이용하여 해당 영역을 정의하고 나머지 부분을 식각하여 제거한다.
다음으로, 도3d를 참조하면, 상기 N+형 폴리 에미터 영역(12), 베이스 접촉 금속층(14) 및 부분산화 격리층(10)의 상부에 일정 두께로 절연층(16)을 형성하되, 상기 절연층(16)의 상면이 평평하게 되도록 형성한다. 즉, 상기 절연층(16)의 전체적 두께는 상기 부분산화 격리층(10)의 상부로 돌출된 두께보다 두껍게 형성되도록 한다.
여기서, 상기 절연층(16)은 주지된 바와 같이 통상적인 산화막 또는 질화막이 될 수 있다. 상기 절연층(16)으로서 산화막이 이용되었을 경우에는 상기 섭스트레이트(2)를 900~1100℃의 산화막 생성로(oxidation furnace)에 집어넣고 산소 가스를 주입함으로써 수천 Å 또는 수㎛의 산화막이 생성되도록 한다.
또한, 상기 절연층(16)의 형성후에는 그 상면이 더욱 평평한 상태가 되도록 상기 절연층(16)의 상면에 CMP(Chemical Mechanical Polishing) 공정을 적용할 수도 있다.
다음으로, 도3e를 참조하면, 상기 N+형 폴리 에미터 영역(12), 베이스 접촉 금속층(14) 및 N-형 에피층(6)과 대응되는 절연층(16)에 일정 직경의 홀(17)을 형성한다. 즉, 감광막을 상기 홀(17)의 외주연에만 남도록 사진 공정에 의해 수행하고 통상적인 식각 공정을 통하여 일정 직경의 홀(17)이 상기 절연층(16)에 형성되도록한다.
다음으로, 도3f를 참조하면, 상기 각각의 홀(17)에 텅스텐층(18)을 충진한다.
마지막으로, 도3g를 참조하면, 상기 각각의 텅스텐층(18)에 연결되어 상기 절연층(16)의 상면을 따라 일측으로 연장되도록 상기 절연층(16)의 상면에 금속패턴(20)을 형성한다. 상기 금속패턴(20)은 상술한 바와 같이 통상적인 전자선 증착법 또는 스퍼터링을 통해서 형성함으로써, 본 발명에 의한 트랜지스터를 완성한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 트랜지스터 및 그 제조 방법에 의하면, P형 베이스 영역에서 부분산화 격리층의 상면에 이르는 금속패턴의 평평도가 매우 우수함으로써, 금속패턴의 미세선폭을 용이하게 할 뿐만 아니라, 상기 금속패턴의 끊어짐 현상도 현저히 감소되는 효과가 있다.
더불어, 상기 절연층(유전체)이 존재하는 금속패턴과 P형 베이스 영역 사이의 거리가 멀게 됨으로써, 기생 캐패시턴스도 작아지고 이에 따라 신호 지연 시간이 작아져 소자 특성이 향상되는 효과도 있다.

Claims (3)

  1. 대략 판상의 P-형 섭스트레이트와;
    상기 P-형 섭스트레이트 표면에 일정 두께로 형성된 N-형 에피층과;
    상기 N-형 에피층 표면에 일정 깊이로 형성된 P형 베이스 영역과;
    상기 P형 베이스 영역의 표면에 일정두께로 형성된 적어도 하나 이상의 N+형 폴리 에미터 영역과;
    상기 N+형 폴리 에미터 영역의 외주연인 P형 베이스 영역의 표면에 형성된 적어도 하나 이상의 베이스 접촉 금속층과;
    상기 베이스 접촉 금속층의 외주연인 상기 N-형 에피층에 일정 두께로 형성된 부분산화 격리층과;
    상기 부분산화 격리층, 베이스 접촉 금속층 및 N+형 폴리 에미터 영역의 상면에 일정 두께로 형성되어 있되, 상면이 평평한 절연층과;
    상기 절연층을 관통하여 상기 베이스 접촉 금속층, N+형 폴리 에미터 영역 및 N-형 에피층에 연결되도록 충진된 텅스텐층과;
    상기 각 텅스텐층에 연결된 채 상기 평평한 절연층 상면에 형성되어 외측으로 연장된 다수의 금속패턴을 포함하여 이루어진 트랜지스터.
  2. 대략 판상의 P-형 섭스트레이트가 구비되고, 상기 P-형 섭스트레이트의 표면에는 고농도의 N+형 매립층이 형성되며, 상기 P-형 섭스트레이트 및 N+형 매립층의 표면에는 N-형 에피층이 형성되고, 상기 N-형 에피층에는 일정 깊이로 부분산화 격리층이 형성되며, 상기 부분산화 격리층 내의 상기 N-형 에피층의 표면에는 일정 깊이로 P형 베이스 영역이 형성된 섭스트레이트를 제공하는 단계와;
    상기 P형 베이스 영역의 표면 중앙에 적어도 하나 이상의 N+형 폴리 에미터 영역을 형성하는 단계와;
    상기 N+형 폴리 에미터 영역의 외주연인 P형 베이스 영역에 적어도 하나 이상의 베이스 접촉 금속층을 형성하는 단계와;
    상기 N+형 폴리 에미터 영역, 베이스 접촉 금속층 및 부분산화 격리층의 상부에 일정 두께로 절연층을 형성하되, 상기 절연층의 상면이 평평하게 되도록 하는 단계와;
    상기 N+형 폴리 에미터 영역, 베이스 접촉 금속층 및 N-형 에피층과 대응되는 절연층에 일정 직경의 홀을 형성하는 단계와;
    상기 각각의 홀에 텅스텐층을 충진 형성하는 단계와;
    상기 각각의 텅스텐층에 연결되도록 상기 절연층의 상면에 금속패턴을 형성하는 단계로 이루어진 트랜지스터의 제조 방법.
  3. 제2항에 있어서, 상기 절연층 형성 단계는 상기 절연층의 상면을 CMP(Chemical Mechanical Polishing) 공정으로 평평하게 함을 특징으로 하는 트랜지스터의 제조 방법.
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