CN111370368B - 一种半导体芯片密封环及其制造方法 - Google Patents

一种半导体芯片密封环及其制造方法 Download PDF

Info

Publication number
CN111370368B
CN111370368B CN202010150770.XA CN202010150770A CN111370368B CN 111370368 B CN111370368 B CN 111370368B CN 202010150770 A CN202010150770 A CN 202010150770A CN 111370368 B CN111370368 B CN 111370368B
Authority
CN
China
Prior art keywords
annular
annular groove
sealing ring
etching
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010150770.XA
Other languages
English (en)
Other versions
CN111370368A (zh
Inventor
赵祥辉
张文杰
曾臻
阳叶军
解浩楠
张天翼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010150770.XA priority Critical patent/CN111370368B/zh
Publication of CN111370368A publication Critical patent/CN111370368A/zh
Application granted granted Critical
Publication of CN111370368B publication Critical patent/CN111370368B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请实施例公开一种半导体芯片密封环及其制造方法，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分，所述方法包括：提供半导体结构；利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽；填充所述第一环状沟槽，形成所述第一环形部分；利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽；填充所述第二环状沟槽，形成所述第二环形部分。

Description

一种半导体芯片密封环及其制造方法
技术领域
本申请实施例涉及半导体制造领域，特别涉及一种半导体芯片密封环及其制造方法。
背景技术
密封环(seal ring)通常形成于晶圆的每一个芯片的切割道(scribe line)和芯片之间。当切割刀沿着切割道进行晶圆切割时，该密封环可以阻挡切割刀产生的应力造成有源器件区域破裂，并且密封环可以阻挡水汽渗透例如含酸物质、含碱物质或污染源的扩散造成的化学损害。
在现今的半导体技术中通常采用两个甚至更多个紧挨着的密封环组成双密封环或多密封环结构来进一步加强密封环的阻挡效果。随着对器件尺寸要求的进一步提高，密封环之间的间距需要尽可能减小，这对密封环的制备工艺提出了更高的挑战。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体芯片密封环及其制造方法。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体芯片密封环的制造方法，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分，所述方法包括：
提供半导体结构；
利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽；
填充所述第一环状沟槽，形成所述第一环形部分；
利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽；
填充所述第二环状沟槽，形成所述第二环形部分。
在一种可选的实施方式中，所述半导体芯片为三维存储器芯片；
所述第一刻蚀工序为形成所述三维存储器芯片的栅线隔槽的刻蚀工序；和/或
所述第二刻蚀工序为形成所述三维存储器芯片的栅极层接触孔的刻蚀工序。
在一种可选的实施方式中，所述三维存储器芯片的栅极层接触孔包括高栅极层接触孔和低栅极层接触孔；所述第二刻蚀工序为形成所述低栅极层接触孔的刻蚀工序。
在一种可选的实施方式中，所述第一环状沟槽内的填充物与所述栅线隔槽内的填充物相同；和/或
所述第二环状沟槽内的填充物与所述栅极层接触孔内的填充物相同。
在一种可选的实施方式中，填充所述第一环状沟槽，包括在所述第一环状沟槽内填充多晶硅和第一金属材料；和/或
填充所述第二环状沟槽，包括在所述第二环状沟槽内填充第二金属材料。
在一种可选的实施方式中，所述第一环状沟槽内的填充物与所述第二环状沟槽内的填充物不同。
在一种可选的实施方式中，所述第一环状沟槽的环宽范围为150nm至250nm；和/或，
所述第二环状沟槽的环宽范围为150nm至250nm。
在一种可选的实施方式中，所述第一环状沟槽与所述第二环状沟槽的距离为1500nm至2500nm。
在一种可选的实施方式中，所述半导体结构包括半导体衬底以及形成在所述半导体衬底上的层结构；
所述第一环状沟槽和/或所述第二环状沟槽贯穿所述层结构并延伸至所述半导体衬底内。
第二方面，本申请实施例提供一种三维存储器芯片密封环，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分；
所述第一环形部分与所述三维存储器芯片的栅线隔槽的填充材料相同；
所述第二环形部分与所述三维存储器芯片的栅极层接触孔的填充材料相同。
本申请实施例提供了一种半导体芯片密封环及其制造方法，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分，所述方法包括：提供半导体结构；利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽；填充所述第一环状沟槽，形成所述第一环形部分；利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽；填充所述第二环状沟槽，形成所述第二环形部分。本申请实施例将密封环的至少两个环形部分分别放在不同的刻蚀工序中形成，在利用第二刻蚀工序形成第二环状沟槽时，即使第二环状沟槽与第一环状沟槽在位置上紧邻，但由于在先形成的第一环状沟槽已被填充，刻蚀反应进行时周围结构的受力均匀性差异不明显，因此第二环形沟槽的刻蚀过程不会受到第一环状沟槽的影响，保证了两环形沟槽的边界形貌和特征尺寸，为进一步缩小密封环的环间距提供了可能。
附图说明
图1为本申请实施例提供的一种半导体芯片密封环的制造方法的实现流程示意图；
图2为完成双密封环同步刻蚀后的结构示意图；
图3a-3h为本申请一具体示例提供的一种半导体芯片密封环的制造方法中的结构示意图；
图4为本申请实施例提供的一种三维存储器芯片密封环。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
本申请实施例提供一种半导体芯片密封环的制造方法，图1为本申请实施例提供的一种半导体芯片密封环的制造方法的实现流程示意图，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分，该方法主要包括以下步骤：
步骤101、提供半导体结构。
步骤102、利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽。
在本申请实施例中，提供半导体结构，所述半导体结构包括：半导体衬底以及形成在所述半导体衬底上的层结构。其中，所述半导体衬底可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。所述层结构具体为：多层交错堆叠的氧化物层和氮化物层，氮化物层形成于相邻的氧化物层之间。优选地，氮化物为氮化硅，氧化物为氧化硅。在实际应用时，可以通过沉积工艺形成氧化物层和氮化物层，例如，化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、等离子体增强化学气相沉积(Plasma-Enhanced CVD，PECVD)、溅镀(sputtering)、有机金属化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)或原子层沉积(Atomic Layer Deposition，ALD)。
在本申请实施例中，利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽。其中，所述半导体芯片为三维存储器芯片；所述第一刻蚀工序为形成所述三维存储器芯片的栅线隔槽的刻蚀工序。
在本申请实施例中，利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽的过程为：在所述半导体结构上形成图案化的硬掩膜层(Hard Mark，HM)，图案化的硬掩膜层包括栅线隔槽图案开口和第一环状沟槽图案开口；以图案化的硬掩膜层为掩膜，对所述半导体结构进行刻蚀，以形成贯穿所述层结构至所述半导体衬底表面的栅线隔槽以及贯穿所述层结构并延伸至所述半导体衬底内的第一环状沟槽。其中，所述硬掩膜层可以为传统的硅基硬掩膜材料，如SiN、富氮化硅(SiliconRich Nitride)、SiO2、TEOS或SiON等。所述第一环状沟槽的环宽范围为150nm至250nm。在实际应用时，所述刻蚀工艺具体可以是溅射刻蚀、化学刻蚀或高密度等离子体刻蚀等中的一种。
步骤103、填充所述第一环状沟槽，形成所述第一环形部分。
在本申请实施例中，所述第一环状沟槽的刻蚀和填充与所述栅线隔槽的刻蚀和填充均在同一工序中执行。填充所述第一环状沟槽，包括在所述第一环状沟槽内填充多晶硅和第一金属材料。其中，所述第一金属材料包括钨和铜。需要说明的是，填充后的栅线隔槽可以称之为栅线隔离结构。
步骤104、利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽。
在本申请实施例中，利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽。其中，所述第二刻蚀工序为形成所述三维存储器芯片的栅极层接触孔的刻蚀工序。需要说明的是，所述层结构包括台阶区，所述台阶区包括高台阶区域和低台阶区域，对高台阶区域和低台阶区域的原始层结构进行多步刻蚀，形成阶梯。在实际应用时，技术人员可以根据实际需求而对高台阶区域和低台阶区域进行划分，在一个例子中，假设原始层结构由下至上为2n层，则低台阶区域可以为在第1层原始层结构至第n层原始层结构中形成阶梯的区域，每一层原始层结构对应形成一层台阶，高台阶区域可以为在第n+1层原始层结构至第2n层原始层结构中形成阶梯的区域，每一层原始堆叠对应一层台阶。那么，在高台阶区域的阶梯上刻蚀形成的栅极层接触孔可以称为高栅极层接触孔(Highcontact，HCT)，在低台阶区域的阶梯上刻蚀形成的栅极层接触孔可以称为低栅极层接触孔(Low contact，LCT)。可以将靠近所述半导体衬底的阶梯称为低台阶区域的阶梯，将远离所述半导体衬底的阶梯称为高台阶区域的阶梯。
在本申请实施例中，利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽的过程为：在所述半导体结构上形成图案化的硬掩膜层，图案化的硬掩膜层包括栅极层接触孔图案开口和第二环状沟槽图案开口；以图案化的硬掩膜层为掩膜，对所述半导体结构进行刻蚀，以形成贯穿覆盖在阶梯上的介质层并延伸至所述台阶上的栅极层接触孔以及贯穿所述层结构并延伸至所述半导体衬底内的第二环状沟槽。其中，所述第二刻蚀工序优选为形成所述低栅极层接触孔的刻蚀工序。所述介质层为氧化硅层。所述第二环状沟槽的环宽范围为150nm至250nm。
本申请实施例将密封环的至少两个环形部分分别放在不同的刻蚀工序中形成，在利用第二刻蚀工序形成第二环状沟槽时，即使第二环状沟槽与第一环状沟槽在位置上紧邻，但由于在先形成的第一环状沟槽已被填充，刻蚀反应进行时周围结构的受力均匀性差异不明显，因此第二环形沟槽的刻蚀过程不会受到第一环状沟槽的影响，保证了两环形沟槽的边界形貌和特征尺寸。
步骤105、填充所述第二环状沟槽，形成所述第二环形部分。
在本申请实施例中，所述第二环状沟槽的刻蚀和填充与所述栅极层接触孔的刻蚀和填充均在同一工序中执行。填充所述第二环状沟槽，包括在所述第二环状沟槽内填充第二金属材料。其中，所述第二金属材料包括钨和铜。需要说明的是，填充后的栅极层接触孔可以称之为接触插塞。
需要说明的是，所述第一环状沟槽为内环，所述第二环状沟槽为外环。所述第一环状沟槽与所述第二环状沟槽的距离为1500nm至2500nm。
在现今的半导体技术中通常采用两个紧挨着的密封环组成双密封环来进一步加强阻挡效果。双密封环通常由同步工艺形成，即先在掩膜版上定义出两个密封环的形成图案，然后采用刻蚀工艺同步刻蚀出两个密封环的形成区域，再通过填充技术完成双密封环的制备。图2为完成双密封环同步刻蚀后的结构示意图。如图2所示，在同步刻蚀形成双密封环时，双密封环会因为图形密度(pattern density)太小导致硬掩膜240无法充分覆盖两个密封环的内外边缘，而使得两个密封环的顶层内外边缘出现不规则或不光滑等缺陷。需要说明的是，图2仅示出了理想状态下的刻蚀效果，但在实际工艺中难以避免地会在密封环顶层边缘出现缺陷，图2中虚线框框出的地方即为实际工艺中出现不规则或不光滑等缺陷的地方。此外由于两个密封环220和230之间的间距太小，在形成两个密封环220和230沟槽但未填充时，会造成两个密封环之间的间隔壁210太薄且两侧没有支撑而产生倾斜或偏移，而由于间隔壁210会倾斜或偏移向一侧，会使得两个密封环的特征尺寸不一致。需要说明的是，图2并未示意出具体的缺陷，而具体的缺陷会受实际的刻蚀情况和两个密封环的尺寸的影响。
对此，本申请实施例将密封环的两个环形部分分别放在不同的刻蚀工序中形成，从而避免了同步刻蚀密封环时，由于密封环的图形密度太小导致的密封环顶层边缘的不规则或不光滑等缺陷，且本申请实施例中先填充一个环状沟槽，再刻蚀另一个环状沟槽，从而避免出现由于两个密封环之间的间距太小，造成两个密封环之间的间隔壁太薄而产生倾斜或偏移，使得两个密封环的特征尺寸不一致的情况。且正是由于本申请实施例将密封环的两个环形部分分开刻蚀，避免了因两个密封环之间的间距太小而导致的缺陷，从而可以进一步减小两个环形部分之间的距离，减少密封环的占用面积。进一步地，由于本申请实施例将密封环的两个环形部分分开刻蚀，从而在形成刻蚀密封环的光刻胶层时，每次只需形成一个环形部分的工艺窗口，从而提高了密封环的工艺窗口。
以下结合图3a-3h对本申请实施例提供一种半导体芯片密封环的制造方法进行详细阐述，图3a-3h为本申请一具体示例提供的一种半导体芯片密封环的制造方法中的结构示意图，如图3a所示，提供半导体结构，所述半导体结构包括：半导体衬底310以及形成在所述半导体衬底上的层结构320。所述层结构320包括台阶区，所述台阶区包括高台阶区域321和低台阶区域322。
如图3b-3c所示，在所述半导体结构上形成硬掩膜层330，并在硬掩膜层上形成图案化的光刻胶层340；所述图案化的光刻胶层340包括栅线隔槽图案341和第一环状沟槽图案342。以图案化的光刻胶层340为掩膜，刻蚀硬掩膜层330，在硬掩膜层330上形成栅线隔槽图案开口331和第一环状沟槽图案开口332。
如图3d所示，基于栅线隔槽图案开口331和第一环状沟槽图案开口332，对所述半导体结构进行刻蚀，以形成贯穿所述层结构320至所述半导体衬底310表面的栅线隔槽350以及贯穿所述层结构320并延伸至所述半导体衬底310内的第一环状沟槽360。本申请实施例中利用形成所述三维存储器芯片的栅线隔槽的刻蚀工序刻蚀所述半导体结构，以形成与所述第一环状沟槽。
如图3e所示，对所述栅线隔槽350和所述第一环状沟槽360进行同步填充，在所述栅线隔槽350和所述第一环状沟槽360内填充多晶硅351和第一金属材料352。其中，所述第一金属材料352包括钨和铜。填充所述第一环状沟槽360后，即形成密封环的第一环形部分。
如图3f所示，在所述半导体结构上形成硬掩膜层370，并在硬掩膜层上形成图案化的光刻胶层380；所述图案化的光刻胶层380包括栅极层接触孔图案和第二环状沟槽图案。以图案化的光刻胶层380为掩膜，刻蚀硬掩膜层370，在硬掩膜层370上形成栅极层接触孔图案开口371和第二环状沟槽图案开口372。需要说明的是，图3f中仅示意出了一个栅极层接触孔图案，而在实际应用时，在形成栅极层接触孔的刻蚀工序中，可以同时形成多个栅极层接触孔。需要说明的是，在高台阶区域321的阶梯上刻蚀形成的栅极层接触孔可以称为高栅极层接触孔，在低台阶区域322的阶梯上刻蚀形成的栅极层接触孔则可以称为低栅极层接触孔。
如图3g所示，基于栅极层接触孔图案开口371和第二环状沟槽图案开口372，对所述半导体结构进行刻蚀，以形成贯穿覆盖在阶梯上的介质层并延伸至所述台阶上的栅极层接触孔390以及贯穿所述层结构320并延伸至所述半导体衬底310内的第二环状沟槽3100。其中，所述第二环状沟槽3100包围所述第一环状沟槽，所述第一环状沟槽360为内环，所述第二环状沟槽3100为外环。所述栅极层接触孔390为低台阶区域322内形成的低栅极层接触孔。本申请实施例中利用形成所述低栅极层接触孔的刻蚀工序刻蚀所述半导体结构，以形成包围所述第一环状沟槽的第二环状沟槽。
如图3h所示，对所述栅极层接触孔390和所述第二环状沟槽3100进行同步填充，在所述栅极层接触孔390和所述第二环状沟槽3100内填充第二金属材料391。其中，所述第二金属材料391包括钨和铜。填充所述第二环状沟槽3100后，即形成密封环的第二环形部分。
本申请实施例提供了一种半导体芯片密封环及其制造方法，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分，所述方法包括：提供半导体结构；利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽；填充所述第一环状沟槽，形成所述第一环形部分；利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽；填充所述第二环状沟槽，形成所述第二环形部分。本申请实施例将密封环的至少两个环形部分分别放在不同的刻蚀工序中形成，在利用第二刻蚀工序形成第二环状沟槽时，即使第二环状沟槽与第一环状沟槽在位置上紧邻，但由于在先形成的第一环状沟槽已被填充，刻蚀反应进行时周围结构的受力均匀性差异不明显，因此第二环形沟槽的刻蚀过程不会受到第一环状沟槽的影响，保证了两环形沟槽的边界形貌和特征尺寸，为进一步缩小密封环的环间距提供了可能。
本申请实施例中还提供一种采用上述实施例中任意一项所述方法制备得到的一种三维存储器芯片密封环。图4示出了制备得到的一种三维存储器芯片密封环；如图所示，所述密封环400包括第一环形部分410和包围所述第一环形部分的第二环形部分420；
所述第一环形部分410的填充材料与所述三维存储器芯片的栅线隔槽的填充材料相同；
所述第二环形部分420的填充材料与所述三维存储器芯片的栅极层接触孔的填充材料相同。
需要说明的是，图4仅示意出了密封圈为矩形的情况，在实际应用时，密封圈的形状可以为任意环形的形状，如圆形、多边形、椭圆形等。
本申请实施例中还提供一种半导体器件，包括位于外围的密封环，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分，所述第一环形部分与第二环形部分的填充材料不同。
其中，所述半导体器件为三维存储器。
其中，所述第一环形部分的材料为多晶硅和第一金属材料。所述第二环形部分的材料为第二金属材料。所述第一金属材料包括钨和铜，所述第二金属材料包括钨和铜。
其中，所述三维存储器包括堆叠结构，所述堆叠结构包括若干层交替堆叠的介质层和栅极层，所述密封环包围所述堆叠结构。
其中，所述半导体器件还包括穿过所述堆叠结构的栅线隔离结构，所述栅线隔离结构和第一环形部分的材料均包含多晶硅和第一金属材料。
其中，所述半导体器件还包括覆盖所述堆叠结构的绝缘层、以及穿过所述绝缘层的接触插塞，所述接触插塞与栅极层的端部电连接，所述接触插塞和第二环形部分的材料均包含第二金属材料。
其中，所述第一环形部分的环宽范围为150nm至250nm；所述第二环形部分的环宽范围为150nm至250nm。所述第一环形部分与所述第二环形部分的距离为1500nm至2500nm。
其中，所述第一环形部分和/或所述第二环形部分贯穿所述堆叠结构并延伸至半导体衬底内。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体芯片密封环的制造方法，其特征在于，所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分，所述方法包括：
提供半导体结构；
利用第一刻蚀工序刻蚀所述半导体结构，形成第一环状沟槽；
填充所述第一环状沟槽，形成所述第一环形部分；
利用第二刻蚀工序刻蚀所述半导体结构，形成包围所述第一环状沟槽的第二环状沟槽；
填充所述第二环状沟槽，形成所述第二环形部分。
2.根据权利要求1所述的半导体芯片密封环的制造方法，其特征在于，所述半导体芯片为三维存储器芯片；
所述第一刻蚀工序为形成所述三维存储器芯片的栅线隔槽的刻蚀工序；和/或
所述第二刻蚀工序为形成所述三维存储器芯片的栅极层接触孔的刻蚀工序。
3.根据权利要求2所述的半导体芯片密封环的制造方法，其特征在于，
所述三维存储器芯片的栅极层接触孔包括高栅极层接触孔和低栅极层接触孔；所述第二刻蚀工序为形成所述低栅极层接触孔的刻蚀工序。
4.根据权利要求2所述的半导体芯片密封环的制造方法，其特征在于，
所述第一环状沟槽内的填充物与所述栅线隔槽内的填充物相同；和/或
所述第二环状沟槽内的填充物与所述栅极层接触孔内的填充物相同。
5.根据权利要求1或4所述的半导体芯片密封环的制造方法，其特征在于，
填充所述第一环状沟槽，包括在所述第一环状沟槽内填充多晶硅和第一金属材料；和/或
填充所述第二环状沟槽，包括在所述第二环状沟槽内填充第二金属材料。
6.根据权利要求1所述的半导体芯片密封环的制造方法，其特征在于，
所述第一环状沟槽内的填充物与所述第二环状沟槽内的填充物不同。
7.根据权利要求1所述的半导体芯片密封环的制造方法，其特征在于，
所述第一环状沟槽的环宽范围为150nm至250nm；和/或，
所述第二环状沟槽的环宽范围为150nm至250nm。
8.根据权利要求1所述的半导体芯片密封环的制造方法，其特征在于，
所述第一环状沟槽与所述第二环状沟槽的距离为1500nm至2500nm。
9.根据权利要求1所述的半导体芯片密封环的制造方法，其特征在于，
所述半导体结构包括半导体衬底以及形成在所述半导体衬底上的层结构；
所述第一环状沟槽和/或所述第二环状沟槽贯穿所述层结构并延伸至所述半导体衬底内。
10.一种三维存储器芯片密封环，其特征在于，
所述密封环包括第一环形部分和包围所述第一环形部分的第二环形部分；
所述第一环形部分与所述三维存储器芯片的栅线隔槽的填充材料相同；
所述第二环形部分与所述三维存储器芯片的栅极层接触孔的填充材料相同。
CN202010150770.XA 2020-03-06 2020-03-06 一种半导体芯片密封环及其制造方法 Active CN111370368B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010150770.XA CN111370368B (zh) 2020-03-06 2020-03-06 一种半导体芯片密封环及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010150770.XA CN111370368B (zh) 2020-03-06 2020-03-06 一种半导体芯片密封环及其制造方法

Publications (2)

Publication Number Publication Date
CN111370368A CN111370368A (zh) 2020-07-03
CN111370368B true CN111370368B (zh) 2021-04-13

Family

ID=71211759

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010150770.XA Active CN111370368B (zh) 2020-03-06 2020-03-06 一种半导体芯片密封环及其制造方法

Country Status (1)

Country Link
CN (1) CN111370368B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164695B (zh) * 2020-09-14 2022-05-10 长江存储科技有限责任公司 三维存储器的制作方法及三维存储器
CN112271162B (zh) * 2020-09-24 2021-10-15 长江存储科技有限责任公司 一种半导体器件及制造方法
CN113097091B (zh) * 2021-03-31 2022-06-14 长江存储科技有限责任公司 一种半导体结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519924A (zh) * 2003-02-03 2004-08-11 �����ɷ� 半导体器件及其制造方法
CN105870069A (zh) * 2015-01-22 2016-08-17 中芯国际集成电路制造(上海)有限公司 用于芯片切割过程的保护结构
US10115681B1 (en) * 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
CN109935596A (zh) * 2019-03-29 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109935552A (zh) * 2019-03-29 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731742A (zh) * 2017-08-25 2018-02-23 长江存储科技有限责任公司 芯片静电放电总线布线方法及根据该方法得到的芯片
CN208706620U (zh) * 2018-09-20 2019-04-05 长鑫存储技术有限公司 芯片密封环结构和半导体芯片

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519924A (zh) * 2003-02-03 2004-08-11 �����ɷ� 半导体器件及其制造方法
CN105870069A (zh) * 2015-01-22 2016-08-17 中芯国际集成电路制造(上海)有限公司 用于芯片切割过程的保护结构
US10115681B1 (en) * 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
CN109935596A (zh) * 2019-03-29 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109935552A (zh) * 2019-03-29 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法

Also Published As

Publication number Publication date
CN111370368A (zh) 2020-07-03

Similar Documents

Publication Publication Date Title
CN111370368B (zh) 一种半导体芯片密封环及其制造方法
CN101952958B (zh) 包括鳍式晶体管的系统及装置以及其使用、制作及操作方法
US8994127B2 (en) Method of fabricating isolating semiconductor structures using a layout of trenches and openings
CN103681836A (zh) 垂直的微电子元件以及相应的制造方法
CN105023909A (zh) 提供再分布层（rdl）和硅通孔（tsv）的结构和方法
US8105899B2 (en) Method and structure for performing a chemical mechanical polishing process
US20120196436A1 (en) Manufacturing method for a buried circuit structure
US6071794A (en) Method to prevent the formation of a thinner portion of insulating layer at the junction between the side walls and the bottom insulator
JP2008537319A (ja) 酸化膜のサイドウォールスペーサを有するシャロー・トレンチ・アイソレーション構造の製造法
KR20180042591A (ko) 반도체 소자의 제조 방법
US8877600B2 (en) Method for manufacturing a hybrid SOI/bulk semiconductor wafer
CN113035775A (zh) 存储器件及其制备方法
CN111384001B (zh) 一种半导体器件
TW201705262A (zh) 包括界定空隙之材料之電子裝置及其形成程序
US8481401B2 (en) Component having a through-contact
JPS5898943A (ja) 半導体装置の製造方法
CN109920760A (zh) 半导体装置的形成方法
CN112614848A (zh) 三维存储器结构及其制备方法
CN111446202A (zh) 一种半导体器件隔离环的制造方法及半导体器件
CN111463280B (zh) 一种半导体器件及其制作方法、集成电路及电子设备
JP2000515320A (ja) 半導体基板中に高められた導電率の側方で絶縁され、埋め込まれた領域を製造する方法
CN105632909B (zh) 一种半导体器件及其制造方法、电子装置
WO2022037273A1 (zh) 半导体结构及其制作方法
CN113223949B (zh) 屏蔽栅功率器件制造方法及其功率器件
US11201229B2 (en) Structure and formation method of semiconductor device with metal gate stack

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant