KR950012749A - 반도체 장치와 그 제조방법 - Google Patents

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Abstract

n+메몰층(3)은 p-반도체 기관(1)의 표떤 위에 형성한다. n- 에피택샬 성장층(5)와 n+확산층(13)은 n+메몰층(3)의 표면 위에 형성한다. 서로 인접한 p-베이스 영역(7)과 p+외부 베이스 영역(11)은 n+에피택샬 성장층(5)의 표면 위에 형성한다. n+이미터 영역(9)는 p-베이스 영역(7)의 표면에 형성한다. 이미터 전극(15)는 n+이미터 영역(9)에 인접하게 형성한다. 이미터 전극(15)는 1x1020cm-3에서 6×1020cm-3까지의 농도로 인이 도우프된 다결정 실리콘으로 만들어진다.

Description

반도체 장치와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 제1실시예인 반도체 장치의 구성을 보여주는 개략적 단면도.

Claims (13)

  1. 반도체 기판(1)의 주표면에 제1도전형의 컬렉터 불순물 영역 (3.5, 13)을 형성하고 상기의 컬렉터 불순물 영역 내의 상기의 반도체 기판의 주 표면에 제2도전형의 베이스 불순물 영역(7, 11 . 207,211)을 형성하며, 상기의 베이스 불순물 영역내의 상기의 반도체 기판의 주 표면에 제1도전형의 이미터 불순물 영역(9, 209)를 형성하고; 기상 성장 방법에 의해서 인이 불균일하게 도우프되고 상기의 이미터 불순물 영역에 인접한 다결정 실리콘층(15 : 15b : 215 : 215b)를 형성하는 공정들을 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기의 이미터 불순물 영역(9 : 209)를 형성하는 상기의 공정이 상기의 베이스 불순물 영역 (7,11:207,211)으로 제1도전형의 불순물을 이온 주입하는 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기의 다결정 실리콘층(15 : 15b : 215 : 215b)를 형성하는 상기의 기상성장 방법을 인을 포함하는 분위기에서 실시하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기의 다결정 실리콘층(15 : 15b : 215 : 215b)를 형성하는 상기의 기상 성장 방법을 실란(SiH4)과 표스핀(PH3)를 포함하는 분위기에서 실시하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기의 다결정 실리콘층(15b : 215b)위에서 상기의 다결정 실리콘층과 접촉하여 실리사이드층(15c : 215c)를 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기의 반도체 기판(1)의 주 표면 위에 제1절연층(101)을 형성하고, 상기의 제1절연층의 식각 특성과는 다른 식각 특성을 가지는 제2절연층(103)을 제1절연층 위에 형성하며 ; 상기의 제2절연층과는 다른 식각 특성을 가지는 제3절연층(63)을 제2절연층 위에 형성하고 : 상기의 제1과 제2, 제3절연층에 상기의 이미터 불순물 영역(9 : 209)에 통하는 개구부(163a : 263d)를 형성하기 위하여 상기의 제1과 제2, 제3절연층을 식각하되 ; 상기의 개구부를 통하여 상기의 이미터 불순물 영역에 접촉하는 상기의 다결정 실리콘층(15 : 15b : 215 : 215b)를 형성하는 공정들을 더욱 포함한 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기의 제 1과 제 3절연층(171,63)이 식각 실리콘 산화막을 포함하고, 상기의 제2절연층(103)이 실리콘 질화막을 포함하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 상기의 베이스 불순물 영역(207,211)이 제1불순물 영역 (207)과 상기의 제1불순물영역의 불순물 농도 보다 더 높은 불순물 농도를 가지는 제2불순물 영역(211)을 가지며, 상기의 제2불순물 영역이 상기의 제1불순물 영역의 측면을 둘러싸도록 상기의 반도체 기판(1)의 주 표면에 상기의 제1과 제2불순물 영역을 형성하고, 상기의 이미터 불순물 영역 (209)를 상기의 제 1불순물 영역 내에 형성하는반도체 장치의 제조방법.
  9. 주 표면을 가지는 반도체 기판(1)파 상기의 반도제 기판의 주표면에 형성된 제1도전형의 컬렉터 불순물 영역(3,5,13) 상기의 반도체 기판의 주 표면에서 상기의 컬렉터 불순물 영역 내에 형성된 제2도전형의 베이스 불순물 영역(7, 11 : 207,211), 상기의 반도체 기판의 주 표면에서 상기의 베이스 불순물 영역 내에 형성된 제1도전형의 이미터 불순물 영역(9, 209); 상기의 이미터 불순물 영역에 인접한 도전층(15 : 15a : 215 : 215a)과 최소한 1.2020cm-3의 농도로 인이 실제적으로 균일하게 도우프된 다결정 실리콘층(15 : 15b : 215 : 215b)를 가지는 상기의 도전층을 포함한 반도체 장치.
  10. 제9항에 있어서. 상기의 도전층(15, 215)를 인이 도우프된 다결정 실리콘으로 형성하고, 상기의 다결정 실리콘층에 상기의 인이 최대한 6.Ox1O20cm-3의 농도로 포함되는 반도체 장치.
  11. 제9항에 있어서, 상기 도전층(15a, 215a)이 인이 도우프된 다결정 실리콘층(15b : 215b)과 상기의 다결정 실리콘 위에 형성된 실리사이드층(15c : 15c)를 포함하고, 상기의 다결정 실리콘층에 상기 인이 최대한 1.0×1021cm-3의 농도로 포함되는 반도체 장치.
  12. 제9항에 있어서, 상기의 반도체 기판(1)의 주 표면에 형성된 제 1절연층(101)과 상기의 제1절연층과는 다른 식각 특성을 가지며, 상기의 제1절연층위에 형성된 제2절연층(103), 그리고 상기의 제2절연층과는 다른 식각 특성을 가지며, 상기의 제2절연층 위에 형성된 제3절연층(63)을; 포함하되, 상기의 제1과 제2, 제3절연층에 상기의 이미터 불순물 영역(9:279)에 통하는 개구부(163a, 262d)를 가지고 상기의 도전층(15 15a : 215 215a)이 상기의 개구부를 통하여 상기의 이미터 불슨물 영역에 접촉하는 반도체 장치.
  13. 제2항에 있어서, 상기의 제1과 제3절연층(101,63)이 각각 실리콘 산화막을 포함하고, 상기의 제2절연막(103)이 실리콘 질화막을 포함하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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