KR0121116B1 - 반도체 소자의 도전층 형성방법 - Google Patents
반도체 소자의 도전층 형성방법Info
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Abstract
본 발명은 반도체 소자의 도전층 형성방법에 관한 것으로, 매립콘택(Buried Contact) 형성후 에피택셜(Epitaxial)방법에 의해 실리콘막을 증착하여 실리콘 기판 및 폴리실리콘막 상부에 단결정 실리콘막 및 에피택셜 폴리실릭콘막이 각각 형성되게 하므로써 식각속도차에 의해 트랜치의 깊이를 최소화할 수 있도록 한 반도체 소자의 도전층 형성방법에 관해 기술된다.
Description
제1도는 반도체 소자의 패턴 레이아웃도.
제2도는 제1도의 X-X' 부분을 절개한 단면도.
제3a도 내지 제3c도는 본 발명에 따른 반도체 소자의 도전층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 확산영역
3 : 산화막 4 및 11 : 도전층
4A : 게이트 전극 4B : 접지용 패턴
5 : 트렌치 6: 매립콘택
7: 폴리실리콘막 8 : 에피택셜 폴리실리콘막
9 : 단결정 폴리실리콘막 10 : 도프 폴리실리콘막
본 발명은 반도체 소자의 도전층 형성방법에 관한 것으로, 특히 매립콘택(Buried Contact) 형성후 에피택셜(Epitaxial)방법에 의해 실리콘막을 증착하여 실리콘 기판 및 폴리실리콘막 상부에 단결정 실리콘막 및 에피택셜 폴리실리콘막이 각각 형성되게 하므로써 식각속도차에 의해 트랜치의 깊이를 최소화할 수 있도록 한 반도체 소자의 도전층 형성방법에 관한 것이다.
일반적으로 고집적 반도체 소자의 확산영역 상부에 형성되는 게이트 전극 및 접지용 패턴등의 도전층은 제1도에 도시된 바와같이 배열되어 있는데, X-X' 부분을 절개한 단면도를 통해 종래 반도체 소자의 도전층 형성방법을 설명하면 다음과 같다.
종래 반도체 소자의 도전층 형성방법은 제2도에 도시된 바와같이 실리콘 기판(1)에 N 또는 P형 불순물을 주입하여 확산영역(2)을 형성하고 상기 실리콘 기판(1) 상부에 산화막(3) 및 폴리실리콘을 순차적으로 증착한 후 마스크 공정 및 사진식각공정에 의해 도전층(4)이 형성되는데, 제1도에 도시된 바와같이 산화막이 제거된 매립콘택(6)의 폭은 상부에 형성되는 게이트 전극 또는 접지용 패턴(4A 또는 4B)의 폭보다 크게 형성되므로 사진식각공정에 의해 도전층(4) 형성시 이 도전층(4) 양측에 노출되는 실리콘 기판(1)이 과도 식각되어 트렌치(Trench)(5)가 깊게 형성되고 이 트랜치(5)는 확산영역(2)을 통과하여 소자의 신뢰성을 감소시킨다.
따라서 본 발명은 매립콘택(Buried Contact) 형성후 에피택셜(Epitaxial)방법에 의해 실리콘막을 중착하여 실리콘 기판 및 폴리실리콘막 상부에 단결정 실리콘막 및 에피택셜 폴리실리콘막이 각각 형성되게 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 도전층 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 확산영역(2)이 형성된 실리콘 기판(1)상에 산화막(3) 및 폴리실리콘막(7)을 순차적으로 형성한 후 실리콘 기판(1)상에 매립콘택(6)을 형성시키는 단계와, 상기 단계로부터 전체구조 상부에 실리콘막을 증착한 후 그 상부에 도프 폴리실리콘막(10)을 형성시키고 패터닝 공정에 의해 도전층(11)을 형성시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3a도 내지 제3c도는 본 발명에 따른 반도체 소자의 도전층 형성방법을 설명하기 위한 소자의 단면도이다.
제3a도는 확산영역(2)이 형성된 실리콘 기판(1)상에 산화막(3) 및 폴리실리콘막(7)을 순차적으로 형성하고 마스크 공정 및 사진식각공정에 의해 실리콘 기판(1)상에 매립콘택(Buried Contact)(6)이 형성된 상태의 단면도인데, 상기 폴리실리콘막(7)은 건식식각, 상기 산화막(3)은 습식식각 방법으로 식각된다.
제3b도는 분자선 에피택시(Molecular Beam Epitaxy) 공정을 이용하여 10-7Torr 이하의 초고진공하에서 전체구조 상부에 실리콘막을 증착하면 폴리실리콘막(7) 상부에는 에피택셜 폴리실리콘막(8)이, 실리콘 기판(1) 상부에는 단결정 실리콘막(9)이 각각 형성되고, 그 상부에 도프 폴리실리콘(Doped Poly-Si)막(10)이 형성된 상태의 단면도이다.
제3c도는 제3b도의 상태에서 마스크 공정 및 사진식각 공정을 진행하여 게이트 전극 또는 접지용 패턴으로 사용될 도전층(11)이 형성된 상태의 단면도인데, 상기 도전층(11)의 임계치수보다 크게 형성된 단결정 실리콘막(9) 및 상기 에피택셜 폴리실리콘막(8)의 식각 속도차에 의해 트랜치의 깊이가 1/2 이상 감소된다.
상술한 바와같이 본 발명에 의하면 매립콘택(Buried Contact) 형성후 에피택셜(Epitaxial)방법에 의해 실리콘막을 증착하여 실리콘 기판 및 폴리실리콘막 상부에 단결정 실리콘막 및 에피택셜 폴리실리콘막이 각각 형성되게 하므로써 식각속도차에 의해 트랜치의 깊이를 최소화하여 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (5)
- 반도체 소자의 도전층 형성방법에 있어서, 확산영역(2)이 형성된 실리콘 기판(1)상에 산화막(3) 및 폴리실콘막(7)을 순차적으로 형성한 후 실리콘 기판(1)상에 매립콘택(6)을 형성시키는 단계와, 상기 단계로부터 전체구조 상부에 실리콘막을 증착한 후 그 상부에 도프 폴리실리콘막(10)을 형성시키고 패터닝 공정에 의해 도전층(11)을 형성시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
- 제1항에 있어서, 상기 폴리실리콘막(7)은 건식식각, 상기 산화막(3)은 습식식각 방법으로 식각되어 매립콘택(6)이 형성되는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
- 제1항에 있어서, 상기 실리콘막은 분자선 에피택시 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
- 제1항에 있어서, 상기 도전층(11) 하부에는 상기 도전층(11)의 임계치수보다 큰 단결정 실리콘막(9)이 형성되는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
- 제3항에 있어서, 상기 분자선 에피택시 공정은 10-7Torr 이하의 초진공하에서 실시되는 것을 특징으로 하는 반도체 소자의 도전층 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940004051A KR0121116B1 (ko) | 1994-03-03 | 1994-03-03 | 반도체 소자의 도전층 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940004051A KR0121116B1 (ko) | 1994-03-03 | 1994-03-03 | 반도체 소자의 도전층 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0121116B1 true KR0121116B1 (ko) | 1997-11-10 |
Family
ID=19378250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940004051A KR0121116B1 (ko) | 1994-03-03 | 1994-03-03 | 반도체 소자의 도전층 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0121116B1 (ko) |
-
1994
- 1994-03-03 KR KR1019940004051A patent/KR0121116B1/ko not_active IP Right Cessation
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