KR20040046056A - 누설전류를 방지하는 소자 분리 구조를 갖는 반도체 소자및 그 제조 방법 - Google Patents

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Abstract

SOI 기판을 사용하지 않으면서, 누설전류를 방지하는 소자 분리 구조를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 반도체 기판 상에 적어도 한 쌍의 희생막 및 실리콘층을 차례로 형성한후, 상기 적어도 한 쌍의 희생막 및 실리콘층의 소정부분을 차례로 패터닝하여 개구부(opening)를 형성하고, 상기 개구부 안에서 선택적으로 에피택시얼막(epitaxial layer)을 성장시킨다. 소자분리막 형성을 위한 트렌치를 형성하고, 상기 희생막을 제거한다. 상기 반도체 기판을 열산화하여 트렌치 열산화막을 형성하는 동시에 상기 희생막이 제거된 영역을 따라 절연막을 형성한다. 상기 트렌치 열산화막안에 소자분리막을 형성하고 상기 실리콘층 상에서 상기 에피택시얼막 옆에 워드라인을 형성한다.

Description

누설전류를 방지하는 소자 분리 구조를 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having isolation structure of preventing leakage current and method of fabricating the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 누설전류를 방지하는 소자 분리 구조를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 기판에서의 누설전류 및 펀치 쓰루(punch through) 문제를 해결하는 것이 점점 중요하게 되었다. 따라서, 누설전류등을 방지하기 위하여 종래기술에 따르면 도 1에 도시된 SOI(Silicon On Insulator)형 반도체 기판을 사용한다.
도 1을 참조하여, 종래의 SOI 기판은 명칭 그대로, 반도체 기판(1) 상에 절연막(3)과 실리콘층(5)이 차례대로 적층된 구조를 갖는다. 상기 절연막(3)은 열산화막으로 이루어지며 상기 반도체 기판(1)과 상기 실리콘층(5)은 실리콘 단결정으로 이루어진다. 상기 SOI 기판은 표면에 열산화막(3)이 형성된 제 1 실리콘 기판(1)과, 실리콘 단결정으로 이루어진 제 2 실리콘 기판(5)을 서로 붙인후 상기 제 2 실리콘 기판의 일부를 평탄화 공정으로 제거하여 형성된다. 후속으로, 상기 실리콘(5)을 패터닝하여 상기 절연막(3)과 접하는 소자 분리막을 형성하여, 이후에형성할 트랜지스터의 동작시 발생될 수 있는 누설전류등을 차단한다. 그러나 SOI 기판은 2개의 실리콘 기판을 이용하여 형성되기에 단가가 높다. 또한 상기 절연막(3)과 이후에 형성할 상기 소자분리막으로 트랜지스터가 절연되기에 트랜지스터의 동작시 열이나 핫캐리어등이 밖으로 빠져나가지 못하고, 기판에 백바이어스(back bias)를 못거는 등의 단점이 있다.
다른 종래기술에 따르면, 도 2에 도시된 바와 같이 상기 절연막(3)을 패터닝하여 상기 실리콘층(5)과 상기 반도체 기판(1)을 부분적으로 연결시켜주어, 트랜지스터의 동작시 열이나 핫캐리어 및 백바이어스등을 위한 전기적 통로를 만들어준다.
도 2를 참조하면, 도 1과 같은 상태에서 상기 실리콘층(5)과 상기 절연막(3)을 순차적으로 패터닝하여 상기 반도체 기판(1)을 부분적으로 노출시키는 개구부를 형성한다. 상기 개구부 안에서 상기 노출된 반도체 기판(1)으로부터 선택적으로 에피택시얼막(epitaxial layer, 7)을 성장시키어 상기 개구부를 채운다. 그러나 도 2와 같이, 상기 에피택시얼막(7)이 성장하면서 상기 절연막(3)과 접하는 부위에서 결점(defect, D)을 유발할 수 있으며, 상기 절연막(3) 사이에 보이드(V)가 형성될 수 있다. 상기 보이드(V)가 클 경우, 상기 에피택시얼막(7)은 상기 실리콘층(5)과 상기 반도체 기판(1)과의 전기적 연결 통로의 역활을 원할히 하지 못하여 반도체 소자의 신뢰성에 문제를 유발한다. 또한 여전히 단가가 높은 SOI 기판을 사용한다는 점에서 바람직하지 않다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 SOI 기판을 사용하지 않으면서, 누설전류를 방지하는 소자 분리 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
도 1은 종래의 SOI 기판의 단면도를 나타낸다.
도 2는 종래 기술에 따른 SOI 기판의 단면도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 위에서 본 평면도(lay out)를 나타낸다.
도 4는 도 3을 I-I'라인을 따라 자른 단면도를 나타낸다.
도 5a 내지 도 5e는 도 4의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 5f는 도 4의 반도체 소자를 형성하는 하나의 과정을 나타내는 공정 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자로서 도 3을 I-I'라인을 따라 자른 단면도를 나타낸다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자를 위에서 본 평면도를 나타낸다.
도 8은 도 7을 II-II' 라인을 따라 자른 단면도를 나타낸다.
도 9는 본 발명의 또 다른 하나의 실시예에 따른 반도체 소자를 위에서 본 평면도를 나타낸다.
도 10은 도 9를 III-III' 라인을 따라 자른 단면도를 나타낸다.
따라서, 상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 반도체 소자는 SOI 기판을 사용하지 않으면서 누설전류를 방지할 수 있는 소자 분리 구조를 갖는 것을 특징으로 한다.
좀 더 구체적으로, 상기 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 차례로 적층된 적어도 한 쌍의 절연층 및 실리콘층; 상기 적어도 한 쌍의 절연층 및 실리콘층을 관통하여 상기 반도체 기판을 노출시키는 트렌치; 상기 트렌치 내벽과 바닥을 따라 형성되는 트렌치 열산화막; 상기 트렌치 열산화막 상에 형성되는 질화막 라이너; 상기 질화막 라이너 상에 위치하며 상기 트렌치를 채우는 소자분리막; 및 상기 적어도 한 쌍의 절연층과 실리콘층을 관통하며 상기 반도체 기판과 접하는 에피택시얼막을 구비한다.
상기 반도체 소자에 있어서, 상기 실리콘층은 확장된(strained) 실리콘 단결정 구조를 갖을 수 있다. 상기 질화막 라이너는 상기 절연층 내부에 연장될 수 있다. 상기 반도체 소자는 상기 에피택시얼막의 하부와 접하며 상기 반도체 기판 내에 형성된 불순물 영역을 더 구비할 수 있다. 상기 반도체 소자에 있어서, 상기 절연층은 열산화막으로 이루어질 수 있다.
상기 반도체 소자에서는 상기 실리콘층이 확장된(strained) 실리콘단결정 구조를 갖기에 소자의 동작속도를 빠르게 할 수 있다. 또한 상기 절연막과 상기 소자분리막이 소자를 효과적으로 고립하여 누설전류를 방지하며, 열이나 백바이어스등을 위한 통로인 에피택시얼막을 구비하여 종래의 문제점을 해결할 수 있다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 적어도 한 쌍의 희생막 및 실리콘층을 차례로 형성한다. 상기 적어도 한 쌍의 희생막 및 실리콘층의 소정부분을 패터닝하여 상기 반도체 기판을 노출시키는 개구부(opening)를 형성한다. 상기 개구부 안에서 상기 노출된 반도체 기판으로부터 선택적으로 에피택시얼막(epitaxial layer)을 성장시키어 상기 개구부를 채운다. 상기 적어도 한 쌍의 희생막 및 실리콘층, 그리고 상기 반도체 기판의 상부를 차례로 패터닝하여 소자분리막 형성을 위한 트렌치를 형성한다. 상기 희생막을 제거한다. 상기 반도체 기판을 열산화하여 상기 트렌치의 내벽과 저면에 트렌치 열산화막을 형성하는 동시에 상기 희생막이 제거된 영역을 따라 절연막을 형성한다. 상기 트렌치 열산화막 상에 질화막 라이너를 형성한다. 상기 질화막 라이너 상에 소자분리막을 적층하여 상기 트렌치를 채운다.
상기 방법에 있어서, 상기 절연막은 상기 희생막이 제거된 영역을 따라 콘포말하게 형성될 수 있다. 이 경우, 상기 질화막 라이너가 상기 트렌치 열산화막 상에 형성될 때, 동시에 상기 절연막의 표면 상에도 상기 질화막 라이너가 형성될 수 있다.
상기 방법에 있어서, 상기 희생막은 실리콘 게르마늄(SiGe)으로 형성될 수있다. 상기 희생막은 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물(NF3, CF4등)을 포함하는 그룹에서 선택되는 적어도 하나의 기체의 플라즈마를 이용하여 진행될 수 있다. 다른 방법으로, 상기 희생막은 암모니아수(NH4OH), 과산화수소(H2O2), 탈이온수(H2O), 질산(HNO3), 및 불산(HF)을 포함하는 그룹에서 선택되는 적어도 하나의 용액을 이용하는 습식식각에 의해 진행될 수 있다.
상기 방법에 있어서, 상기 개구부를 형성한 후, 상기 개구부의 저면인 상기 반도체 기판 내에 불순물 영역을 더 형성할 수 있다.
상기 방법에 따르면, 우선 종래의 SOI 기판을 사용하지 않기에 단가가 저렴하다. 상기 에피택시얼막을 먼저 형성한 후, 후속으로 산화막으로 이루어지는 절연막을 형성하기에 종래의 결함(defect)이나 보이드가 발생하지 않는다. 또한, 통상의 소자분리막 형성 공정을 응용하였기에 공정이 단순하고 경제적이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 위에서 본 평면도(lay out)를 나타낸다.
도 4는 도 3을 I-I'라인을 따라 자른 단면도를 나타낸다.
도 3 및 4를 참조하면, 반도체 기판(10)에 소자분리막(FOX, 28)이 위치하여 활성영역(AR)을 한정한다. 상기 활성영역(AR)에는 실리콘층(14)이 위치한다. 상기 실리콘층(14)과 상기 반도체 기판(10) 사이에 절연막(O, 24b)이 개재된다. 상기 활성영역(AR)을 가로질러 워드라인(W, 32)이 달린다. 상기 워드라인(W, 32)과 상기 실리콘층(14) 사이에 게이트 산화막(30)이 개재되며, 상기 워드라인(W, 32)을 캐핑막 패턴(34)가 덮고 있다. 상기 워드라인(W, 32) 사이에 상기 실리콘층(14) 및 상기 절연막(24b)을 관통하여 상기 반도체 기판(10)과 전기적으로 접하는 에피택시얼막(20)이 있고, 상기 에피택시얼막(20)과 상기 반도체 기판(10) 사이에 불순물 영역(18)이 존재한다. 상기 소자분리막(FOX, 28)과 상기 반도체 기판(10) 사이 및 상기 소자분리막(28)과 상기 실리콘층(14) 사이에 트렌치 열산화막(24a)이 위치하며, 상기 트렌치 열산화막(24a)과 상기 소자분리막(28) 사이에 질화막 라이너(26)가 있다. 상기 질화막 라이너(26)는 상기 절연막(24b) 내부에 연장된다.
도 5a 내지 도 5e는 도 4의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 5f는 도 4의 반도체 소자를 형성하는 하나의 과정을 나타내는 공정 단면도이다.
도 5a를 참조하면, 반도체 기판(10) 상에 희생막(12) 및 실리콘층(14)을 차례대로 형성한다. 상기 희생막(12)은 바람직하게 실리콘게르마늄(SiGe)막으로 형성될 수 있으며, 더욱 상세하게는 실리콘 단결정으로 이루어지는 상기 반도체 기판(10) 상에 높이에 따라 게르마늄의 분율을 증가시키며 실리콘 게르마늄막을 형성함으로써 상기 희생막(12)을 완성할 수 있다. 실리콘에 비해 게르마늄이 크기때문에, 상기 게르마늄의 분율이 증가됨에 따라 상기 실리콘 게르마늄막이 격자 간격이 상기 실리콘 단결정보다 넓어질 수 있다. 상기 격자 간격이 넓어진 상기 실리콘 게르마늄막 상에 실리콘층을 성장시키면, 상기 실리콘층(14)의 격자 간격은 실리콘 단결정의 것보다 넓어진, 확장된(strained) 구조를 갖을 수 있다. 이후, 상기 실리콘층(14) 상에 트랜지스터를 형성하면, 채널 영역으로 사용되는 실리콘층이 확장된 실리콘 단결정 구조를 갖으므로 트랜지스터의 동작속도가 향상될 수 있다. 본 발명에서는, 종래와 다르게, 두개의 반도체 기판을 이용하여 형성되는 SOI 기판을 사용하지 않는다.
도 5b를 참조하면, 상기 상기 실리콘층(14) 상에 마스크 패턴(16)을 형성한다. 상기 마스크 패턴(16)은 바람직하게 실리콘 질화막으로 형성할 수 있다. 상기 마스크 패턴(16)을 이용하여 상기 실리콘층(14) 및 상기 희생막(12)을 차례로 패터닝하여 상기 반도체 기판(10)을 노출시키는 개구부(17)를 형성한다. 이때, 상기 개구부(17)는 바람직하게는 너비가 깊이보다 크게 형성될 수 있다. 상기 마스크패턴(16)을 이용하여 상기 개구부(17)의 바닥의 노출된 상기 반도체 기판(10)에 불순물 영역(18)을 형성한다.
도 5c를 참조하면, 상기 개구부(17)의 노출된 상기 반도체 기판(10)으로 부터 에피택시얼막(20)을 성장시키어 상기 개구부(17)을 채운다. 상기 마스크 패턴(16) 상에 실리콘 질화막을 추가로 더 형성하여 상기 에피택시얼막(20)의 상부를 덮고, 상기 실리콘 질화막 및 상기 마스크 패턴(16)을 패터닝하여 소자분리막 형성을 위한 새로운 마스크 패턴(16')을 형성한다. 상기 마스크 패턴(16')을 이용하여, 상기 실리콘층(14), 상기 희생막(12) 및 상기 반도체 기판(10)의 상부를 일부 식각하여 트렌치(22)를 형성한다.
도 5d를 참조하면, 상기 트렌치(22)에 의해 노출된 상기 희생막(12)을 제거하여, 상기 실리콘층(14)의 하부 표면 및 상기 에피택시얼막(20)의 일부 및 상기 반도체 기판(10)의 상부 표면을 노출시킨다. 이때, 건식 식각 방법으로는 건식식각 장비 내에서 바이어스(bias)를 걸지않고, 수소(H2), 산소(O2), 질소(N2), 및 불소화합물(NF3, CF4)을 포함하는 그룹에서 선택되는 적어도 하나의 가스를 플라즈마화시켜 공급하여 상기 희생막(12)을 제거할 수 있다. 습식 식각 방법으로는 암모니아수(NH4OH), 과산화수소(H2O2), 탈이온수(H2O), 질산(HNO3), 및 불산(HF)을 포함하는 그룹에서 선택되는 적어도 하나의 용액을 이용하여 상기 희생막(12)을 제거할 수 있다.
도 5e 및 도 5f를 참조하면, 상기 희생막(12)이 제거된 상기 반도체기판(10)을 열산화하여 상기 트렌치(22)의 내벽 및 저면에 트렌치 열산화막(24a)을 형성하는 동시에, 상기 희생막(12)이 제거된 부분에 열산화막으로 이루어지는 절연막(24b)을 형성한다. 이때, 상기 열산화 공정을 진행하는 정도에 따라 도 5f와 같이 상기 희생막이 있던 영역을 절연막(24b)으로 채울 수 있다. 상기 반도체 기판(10)의 전면상에 콘포말하게 질화막 라이너(26)을 형성한다. 이때, 도 5e와 같이, 상기 절연막(24b)이 얇게 형성되어 갭이 존재할 경우, 상기 질화막 라이너(26)가 상기 갭을 채우며 상기 절연막(24b) 사이에 개재될 수 있다.
후속 공정으로, 상기 마스크 패턴(16')을 제거하고, 도 4와 같이, 상기 실리콘층(14) 상에 게이트 산화막(30) 및 워드라인(32)으로 이루어지는 게이트 패턴을 형성하고, 상기 게이트 패턴의 상부와 측벽을 덮는 캐핑막 패턴(34)을 형성한다.
도시하지는 않았지만, 상기 캐핑막 패턴(34)을 이온주입 마스크로 이용하여 불순물을 주입하여, 상기 실리콘층(14) 및 상기 에피택시얼막(20)에 소오스/드레인 영역을 형성한다.
상기 구조와 방법에 따르면, 우선 종래의 SOI 기판을 사용하지 않기에 단가가 저렴하다. 일반적으로 SOI 기판에 형성된 반도체 소자처럼, 상기 소오스/드레인 영역이 상기 절연막(24b)과 접하므로, 커패시턴스가 낮아 소자의 동작속도가 빠르다. 또한 상기 실리콘층(14)이 확장된(strained) 실리콘단결정 구조를 갖기에 소자의 동작속도가 빨라질 수 있다. 상기 절연막(24b)과 상기 소자분리막이 소자를 효과적으로 고립하여 누설전류를 방지하며, 열이나 백바이어스등을 위한 통로를 구비하여 종래의 문제점을 해결할 수 있다. 상기 에피택시얼막(20)을 먼저 형성하고,그 다음 산화막을 형성하기에 종래의 결함(defect)이나 보이드가 발생하지 않는다. 또한, 통상적인 소자분리막 형성 공정을 응용하였기에 공정이 단순하고 경제적이다.
<실시예 2>
도 6은 본 발명의 다른 실시예에 따른 반도체 소자로서 도 3을 I-I'라인을 따라 자른 단면도를 나타낸다.
도 6의 반도체 소자는 도 3에 비해 실리콘층(14)과 절연막(24b)을 한 층씩 더 구비한다. 도 6의 반도체 소자는 반도체 기판(10) 상에 희생막(12) 및 실리콘막(14)을 반복적으로 2회 적층한 후, 실시예 1 과 동일한 순서에 따라 형성할 수 있다. 상기 구조와 방법에 따르면, 절연막 층을 이중으로 형성하여 누설전류를 확실히 차단하며, 소자의 속도를 향상시킬 수 있다.
<실시예 3>
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자를 위에서 본 평면도를 나타낸다.
도 8은 도 7을 I-I' 라인을 따라 자른 단면도를 나타낸다.
본 발명의 변형예로, 요구되는 반도체 소자의 특성에 따라 도 7 및 도 8과 같이 반도체 소자를 형성할 수 있다. 도 7 및 도 8을 참조하면, 상기 소자분리막(FOX, 28)과 상기 워드라인(W, 32) 사이에 에피택시얼막(E, 20)이 위치한다. 절연막(24b)은 상기 실리콘층(14)과 상기 반도체 기판(10) 사이에 위치하며 상기 워드라인(W, 32)의 앞쪽과 뒤쪽에서 상기 트렌치 열산화막(24a)과 연결되어 있다. 본 실시예에 따른 반도체 소자를 형성하는 방법은 실시예 1과 동일한 순서를 갖으나 도 5a에서 희생막(12) 및 실리콘층(14)의 패터닝하는 영역을 달리하여 형성할 수 있다.
<실시예 4>
도 9는 본 발명의 또 다른 하나의 실시예에 따른 반도체 소자를 위에서 본 평면도를 나타낸다.
도 10은 도 9를 I-I' 라인을 따라 자른 단면도를 나타낸다.
도 9 및 도 10을 참조하면, 워드라인(W, 32)의 양측으로 에피택시얼막(E, 20)이 위치한다. 절연막(24b)은 상기 실리콘층(14)과 상기 반도체 기판(10) 사이에 위치하며 각각의 상기 워드라인(W, 32)을 따라 그 하부에서 상기 트렌치 열산화막(24a)과 연결되어 있다. 본 실시예에 따른 반도체 소자를 형성하는 방법은 실시예 1과 동일한 순서를 갖으나 도 5a에서 희생막(12) 및 실리콘층(14)의 패터닝하는 영역을 달리하여 형성할 수 있다.
실시예 2 내지 4의 반도체 소자에 있어서 모두 절연막(24b) 내부에 질화막 라이너(26)가 개재될 수 있다.
따라서, 본 발명에 따른 반도체 소자 및 그 제조 방법에 따르면, 우선 종래의 SOI 기판을 사용하지 않기에 단가가 저렴하다. 일반적으로 SOI 기판에 형성된 반도체 소자처럼, 소오스/드레인 영역이 절연막과 접하므로, 커패시턴스가 낮아 소자의 동작속도가 빠르다. 게이트 패턴 하부의 실리콘층이 확장된(strained) 실리콘단결정 구조를 갖기에 소자의 동작속도를 빠르게 할 수 있다. 상기 절연막과 상기 소자분리막이 소자를 효과적으로 고립하여 누설전류를 방지하며, 열이나 백바이어스등을 위한 통로인 에피택시얼막을 구비하여 종래의 문제점을 해결할 수 있다. 상기 에피택시얼막을 먼저 형성한 후, 후속으로 산화막으로 이루어지는 절연막을 형성하기에 종래의 결함(defect)이나 보이드가 발생하지 않는다. 또한, 통상의 소자분리막 형성 공정을 응용하였기에 공정이 단순하고 경제적이다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판 상에 차례로 적층된 적어도 한 쌍의 절연층 및 실리콘층;
    상기 적어도 한 쌍의 절연층 및 실리콘층을 관통하여 상기 반도체 기판을 노출시키는 트렌치;
    상기 트렌치 내벽과 바닥을 따라 형성되는 트렌치 열산화막;
    상기 트렌치 열산화막 상에 형성된 질화막 라이너;
    상기 질화막 라이너 상에 위치하며 상기 트렌치를 채우는 소자분리막; 및
    상기 적어도 한 쌍의 절연층과 실리콘층을 관통하며 상기 반도체 기판과 접하는 에피택시얼막을 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 질화막 라이너는 상기 절연층 내부에 연장되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 에피택시얼막의 하부와 접하며 상기 반도체 기판 내에 형성된 불순물 영역을 더 구비하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 절연층은 열산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 실리콘층은 확장된(strained) 실리콘 단결정 구조를 갖는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 상에 적어도 한 쌍의 희생막 및 실리콘층을 차례로 형성하는 단계;
    상기 적어도 한 쌍의 희생막 및 실리콘층의 소정부분을 차례로 패터닝하여 상기 반도체 기판을 노출시키는 개구부(opening)를 형성하는 단계;
    상기 개구부 안에서 상기 노출된 반도체 기판으로부터 선택적으로 에피택시얼막(epitaxial layer)을 성장시키어 상기 개구부를 채우는 단계;
    상기 적어도 한 쌍의 희생막과 실리콘층, 및 상기 반도체 기판의 상부를 차례로 패터닝하여 소자분리막 형성을 위한 트렌치를 형성하는 단계;
    상기 희생막을 제거하는 단계;
    상기 반도체 기판을 열산화하여 상기 트렌치의 내벽과 저면에 트렌치 열산화막을 형성하는 동시에 상기 희생막이 제거된 영역을 따라 절연막을 형성하는 단계;
    상기 트렌치 열산화막 상에 질화막 라이너를 형성하는 단계; 및
    상기 질화막 라이너 상에 소자분리막을 적층하여 상기 트렌치를 채우는 단계를 구비하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 절연막은 희생막이 제거된 영역을 따라 콘포말하게 형성되며,
    상기 질화막 라이너가 상기 트렌치 열산화막 상에 형성될 때, 동시에 상기 절연막의 표면 상에도 상기 질화막 라이너가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 희생막은 실리콘 게르마늄(SiGe)으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 희생막을 제거하는 단계는 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물(NF3, CF4)을 포함하는 그룹에서 선택되는 적어도 하나의 기체의 플라즈마를 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 희생막을 제거하는 단계는 암모니아수(NH4OH), 과산화수소(H2O2), 탈이온수(H2O), 질산(HNO3), 및 불산(HF)을 포함하는 그룹에서 선택되는 적어도 하나의 용액을 이용하는 습식식각에 의해 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 개구부를 형성한 후, 상기 개구부의 저면인 상기 반도체 기판 내에 불순물 영역을 형성하는 단계를 더 구비하는 반도체 소자의 제조 방법.
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