KR0149435B1 - 쌍극자 트랜지스터의 소자 격리방법 - Google Patents
쌍극자 트랜지스터의 소자 격리방법Info
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Abstract
본 발명은 쌍극자 트랜지스터를 제조함에 있어서, 소자격리를 하는 방법에 관한 것으로, n+매몰층(6)이 선택적으로 일 부분만 형성된 p-규소기판(5)상에 n-규소막(7), 규소게르마늄막(8), 산화막(9), 질화막(10) 및 다결정 규소막(11)을 연속적으로 도포하되, 저온의 화학기상증착법에 의해 에피층으로 성장시킨다. 그리고, 트렌치 패턴을 형성하여 기둥형상 구조물(12)을 형성하고, 컬렉터 패턴에 의해 트렌치 패턴 사이에 상기 n+매몰층(6)이 드러나도록 패턴을 형성하고, 산화막(13)을 도포하여 트렌치 패턴 및 컬렉터 패턴을 매몰하고 다결정규소막(11)을 연마 중지막으로 사용하여 산화막(13)을 평탄화 시키며, 다시 산화막(14)을 도포한 후 활성 마스크를 이용하여 산화막(14), 질화막(10), 산화막(9)을 제거하여 규소게르마늄막(8)을 노출시키는 공정을 수행하여 소자격리를 하도록 함에 특징이 있다.
Description
제1도는 종래 기술에 의하여 제작된 쌍극자 트랜지스터의 소자 격리구조를 나타낸 단면도.
제2도는 (a) 내지 (j)는 본 발명에 의한 쌍극자 트랜지스터의 소자 격리 제조방법을 순차적으로 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,5 : p-규소기판 2,6 : n+매몰층
3,7 : n-규소막 4,9,13,14 : 산화막
4-1,8 : 규소게르마늄 막 10 : 질화막
11 : 다결정규소막 12 : 기둥형상 규소 구조물
본 발명은 쌍극자 트랜지스터를 제조하는데 있어서 필요한 소자격리를 하는 방법에 관한 것으로, 더 구체적으로는 규소게르마늄(SiGe)베이스 막을 n-규소막 위에 먼저 성장한 후 소자를 격리하는 규소 게르마늄 쌍극자 트랜지스터의 소자 격리방법에 관한 것이다.
컴퓨터 및 고속 정보 통신 기술의 발전에 따라서 초고속 전자소자의 개발이 요구된다.
초고속 전자소자로는 화합물 반도체를 이용한 이종접합 쌍극자 트랜지스터, 규소를 이용한 쌍극자 트랜지스터 및 최근에 각광을 받고 있는 규소게르마늄막을 베이스막으로 이용한 쌍극자 트랜지스터 등이 있다.
양산성 및 비용측면에서 기존의 규소를 이용한 쌍극자 트랜지스터 제작공정과 유사하고, 단지 베이스 물질을 규소게르마늄막으로 대체하여, 게르마늄 몰분율 변화에 따른 에너지 밴드갭 감소(energy band gap narrowing) 및 경사(energy band gradi ng) 특성을 이용한 초고속의 성장을 갖는 규소게르마늄 쌍극자 트랜지스터 제작에 현재 많은 연구가 이루어지고 있다.
규소게르마늄을 이용한 쌍극자 트랜지스터의 구조는 일반적으로 에피막(epitaxial layer)의 품위(quality)를 높게 할 수 있는 메사(mesa) 구조나, 소자격리(device isolation) 후 소자가 동작하는 활성영역(active area)을 정의하고 에피막을 성장한 후 비자기정렬(non-self-align)이나 자기정렬(self-align) 구조를 택하여 소자를 제작하는 방법이 있다.
또한 선택적 에피성장(Selective Epitaxial Growth) 기술을 이용하여 자기정렬 트랜지스터를 제작하는 방법 등이 제시되고 있다.
메사구조에서 보면, 에피막의 품위(quality)는 좋으나, 에미터, 베이스 및 컬렉터 전극을 선택적 습식식각에 의하여 정의하기 때문에 패턴 정의가 어렵게 되는 문제가 있다. 따라서, 웨이퍼 전면에서 균일한 오믹(ohmic) 특성을 갖는 전극을 형성하기가 어려운 단점이 있으며, 에미터-베이스 및 베이스-컬렉터 간의 기생 접합용량(Parasitic Capacitance) 값들의 균일도가 떨어지는 문제가 있고, 소자간의 격리를 하기가 어려운 단점이 있다.
또한 기존의 비자기정렬 또는 자기정렬 쌍극자 트랜지스터에서는, 산화막으로 소작 격리 후 활성영역을 정의 한 다음 베이스 막을 성장하기 때문에, 노출된 규소의 크기 및 밀도 차이에 의하여 베이스막의 두께가 차이나는 소위 로딩현상(loading effect)이 존재한다. 또한 산화막과 규소막의 계면상에 도포된 베이스막에 비전위(dislocation)가 발생되고 요철이 있는 규소 구조물상에 성장되는 에피막의 등각 도포성(conformal deposition)이 떨어지는 단점이 있다.
제 1 도는 종래 기술에 의하여 제작되는 쌍극자 트랜지스터의 소자격리 구조를 나타낸 것이다.
이런 구조의 쌍극자 트랜지스터 소자격리를 이용하여 규소게르마늄 쌍극자 트랜지스터를 제조하기 위해서는, 먼저 소자간의 격리가 완성된 웨이퍼 위에 규소게르마늄막(4-1)을 성장하여야 한다.
위에서 기술한 바와 같은 제조방법에 의하면 규소게르마늄막(4-1)을 베이스로 하는 쌍극자 트랜지스터를 제조하는 경우 즉, 제 1 도에 도시한 바와 같이, 노출된 활성영역이 n-규소막(3)이 산화막(4)에 의하여 둘러싸여 있는 웨이퍼에 규소게르마늄막(4-1)을 성장하여 규소게르마늄 쌍극자 트랜지스터를 제조하는 경우에는, 약 30mm의 규소게르마늄막(4-1)을 성장할 때 n-규소막(3) 패턴의 크기 및 밀도가 웨이퍼내에서 다르므로 로딩현상에 의하여 두께가 불균일하게 되고, n-규소막(3)과 산화막(4)의 계면 위에 성장된 규소 게르마늄막(4-1)에 비전위가 생길 수 있어 품위(quality)가 덜어지는 단점이 있다.
또한, 상기 산화막(4)과 n-규소막(3)이 동시에 있는 기판 위에 규소 게르마늄막(4-1)을 성장할 경우, 측면결정성장(Epitaxial Lateral Over Growth) 등의 고도의 기술이 필요하고, 또한, 규소게르마늄막(4-1) 성장전 수소 프리베이크(H2prebake)에 의해 자연산화막을 제거할 때, 노출된 산화막(4)의 일부가 식각되어 활성영역의 n-규소막(3) 위에 재 도포될 우려가 있으므로 정밀한 기술이 요구된다.
따라서, 본 발명의 목적은 규소 게르마늄 쌍극자 트랜지스터를 제조하는데 있어서 베이스막으로 사용되는 규소게르마늄 품위를 이상적으로 할 수 있는 구조의 규소게르마늄 쌍극자 트랜지스터의 소자격리방법을 제공하는데 있다.
이와 같이 규소게르마늄 베이스막의 품위 및 두께 균일도를 이상적으로 할 수 있는 본 발명의 특징에 따르면, 웨이퍼 전면이 n-규소막(7)인 기판 위에 (상기 n-규소막(7) 주변에는 산화막이 없음. 즉 소자격리가 아직 되지 않았음) 규소게르마늄막(8)을 성장하며, 이후 규소게르마늄막(8)/n-규소막(7) 계면에 존재하는 스트레인(strain)이 열적으로 이완(relaxation) 되는 것을 방지하기 위하여 저온(약 700℃ 이하)에서 화학증착(Chemical Vapor Deposition)방법을 사용하여 산화막(9), 질화막(10) 및 다결정규소막(11)을 연이어서 도포한 후, 기계화학적 연마방법(Chemical-Mechanical Polishing)을 사용하여 평탄화된 소자격리구조를 제작한다.
이제부터, 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.
제 2 도 (a) 내지 (j)는 본 발명에 따른 쌍극자 트랜지스터의 소자격리 제조공정들을 순서대로 나타낸 것이다.
제 2 도(a)에 도시된 바와 같이, p-규소기판(5)에 n+매몰층(6)을 활성영역 부분에만 선택적으로 형성한 후, 컬렉터로 사용되는 n-규소막(7)을 MBE나 CVD등의 에피막 성장장비를 사용하여 소망하는 두께로 성장한다.
이후, 규소게르마늄 쌍극자 트랜지스터의 베이스막으로 사용되는 규소게르마늄막(8)을 MBE나 CVD등의 에피택시 성장 장비를 사용하여 약 5-80nm(바람직하기로는 약 30nm)의 두께로 성장한다. 이때 규소게르마늄막은, 규소/규소게르마늄막 또는 규소/규소게르마늄막/규소막 등으로 형성할 수 있는데, 이는 규소게르마늄막을 이용하는 쌍극자 트랜지스터 반도체장치에서는 잘 알려진 기술이다.
제 2 도(b)에 도시된 바와 같이, 상기와 같이 소자격리 고정 전에 규소게르마늄막(8)이 산화막이 없는 n-규소막(7) 위에 성장되므로 규소게르마늄막(8)과 n-규소막(7) 계면 위에 비전위(dislocation)가 없게 되며 또한, 웨이퍼 전면이 단결정 규소인 n-규소막(7)이므로 결정구조를 리드(RHEED) 분석기에 의해 n-규소막(7) 성장 공정중에 인-시츄(in-situ)로 분석하기가 용이한 장점이 있다.
또한, 수소 프리베이크(H2prebake)에 의하여 n-규소막(7) 위에 있는 자연산화막을 제거하기가 이용하여 n-규소막(7) 위에 성장되는 규소게르마늄막(8)의 품위가 이상적으로 되며 두께분포가 웨이퍼내에서 균일하게 되는 장점이 있다.
이어서, 화학증착법을 사용하여 약 200nm의 산화막(9), 약 200nm의 질화막(10) 및 약 100nm 두께의 다결정규소막(11)을 순차적으로 도포한다.
이어, 제 2 도(c)에 도시된 바와 같이, 트렌치 패턴의 너비 W(제 2 도(c)에 도시)인 트렌치 마스크를 사용하여 다결정규소막(11), 질화막(10), 산화막(9)에 이어 기판(5)의 소정부위까지 연속적으로 식각한다.
이 공정에서, 트렌치패턴의 바깥 둘레에 기둥형상구조물(12)(n-규소막(7) 위에 규소게르마늄막(8), 산화막(9), 질화막(10) 및 다결정규소막(11)이 도포된 기둥, 이하 기둥형상 구조물)이 동시에 형성된다.
이 기둥형상 구조물(12)의 역할은 이후에 설명될 제 2 도(e), (f) 및(g)와 관련된 공정에서 자명하게 될 것이다.
이어, 제 2 도(d)를 참조하여, 컬렉터 마스크를 사용하여 다결정규소막(11), 질화막(10), 산화막(9), 규소게르마늄막(8) 및 n-규소막(7)을 연속적으로 건식식각하여 n+매몰층(6)이 드러나도록 함으로써, 컬렉터 전극이 형성될 부분을 정의한다.
이어, 제 2 도(e)를 참조하여, 화학증착법을 사용하여 산화막(13)을 트렌치 패턴 너브 W(제 2 도(c)에 도시)의 1/2보다 두껍게 도포하여 너비 W인 트렌치 패턴을 매몰하낟.
이 공정에서, 상기 기둥형상의 구조물(12)은 도포되는 산화막(13)의 스텝 커버리지(step coverage)를 양호하게 해 주는 구조물로서 소망하는 바에 따라 임의의 크기로 조절할 수 있다.
이어, 제 2 도(f)에 도시된 바와 같이, 산화막(13)을 기계화학적 연마 방법을 이용하여 평탄화 한다.
이 공정에서, 다결정규소막(11)은 산화막(13) 연마시, 연마 선택비(산화막(13)과 다결정규소막(11)의 연마선택비 : 약 10 : 1 이상)에 의하여 연마 중지막(stopper) 역할을 한다.
이어, 제 2 도 (f) 및 (g)에 도시된 바와 같이, 노출된 다결정규소막(11)을 건식식각에 의하여 제거한다.
이어, 제 2도(g) 및 (h)와 같이, 노출된 산화막(13)을 질화막(10)과의 연마 선택비(산화막(13)과 질화막(10)의 연마선택비 : 약 5 : 1)를 이용하여 연마한다.
예를들어, 제 2 도(g)와 같이, 질화막(10) 위로 돌출된 산화막(13)의 두께가 100nm이면, 돌출된 산화막(13)을 100% 과도 연마(overpolishing)시 40nm의 질화막(10)이 연마되므로, 제 2 도(b) 공정단계에서 도포된 약 200nm 두께의 질화막(10)은 연마 후에는 약 160nm 남게 된다
이어, 제 2 도 (i) 및 (j)와 같이, 산화막(14)을 화학증착법에 의하여 100-500nm 두께로 도포한 다음 활성 마스크(active mask)를 사용하여 산화막(14) 및 질화막(10)을 건식식각 한 후, 산화막(9)을 습식 식각하여 규소게르마늄막(8)이 드러나도록 하고, 아울러 우측의 오픈 영역은 상기 규소게르마늄막(8)까지 제거하여 n-규소막(7)이 드러나도록 하여 게르마늄 쌍극자 트랜지스터를 제조하기 위한 소자 격리 제조를 완료한다.
이상에서 설명된 바와 같은, 본 발명의 제조방법에 따르면, 규소 게르마늄막(8)의 두께 분포가 웨이퍼 전면에서 균일하고 규소게르마늄막(8)의 품위가 이상적으로 되고 저온 화학기상증착법(약 700℃ 이하)에 의하여 산화막(9,13,14), 질화막(10) 및 다결정 규소막(11)을 도포하므로 규소게르마늄막(8)/n-규소막(7) 단결정 계면에서 열적으로 스트레인이 이완되지 않으며, 기계화학적 연마방법에 의하여 평탄환 구조의 소자격리 구조를 제작할 수 있게 되어 다층 배선공정시 스탭커버리지(stop coverage)가 양호한 평탄한 한 공정을 할 수 있으므로, 수율이 중요시되는 IC공정에 적합하게 되어 양산성있게 규소 게르마늄 쌍극자 트랜지스터 제작공정시 적용될 수 있다.
Claims (3)
- n+매몰층(6)이 선택적으로 일 부분만 형성된 p-규소기판(5)상에 n-규소막(7), 규소게르마늄막(8), 산화막(9), 질화막(10) 및 다결정규소막(11)을 연속적으로 도포하는 공정과; 소자격리를 위하여 트렌치 패턴 형성용 마스크를 이용하여 상기 다결정규소막(11), 질화막(10), 산화막(9), 규소게르마늄막(8), n-규소막(7) 및 n-매몰층(6)을 연속적으로 건식식각하여 식각된 트렌치 패턴의 외부에 기둥형상 구조물(12)을 형성하는 공정과; 컬렉터 마스크를 사용하여, 트렌치 패턴 사이에 있는 다결정규소막(11), 질화막(10), 산화막(9), 규소게르마늄막(8) 및 n-규소막(7)을 건식 식각하여 n+매몰층(6)이 드러나도록 식각하는 공정과; 산화막(13)을 도포하여 상기 트렌치 패턴 및 상기 컬렉터 마스크에 의하여 정의된 패턴을 매몰하고 다결정규소막(11)을 연마중지막으로 사용하여 산화막(13)을 평탄화 시키는 공정과; 산화막(14)을 도포한 후 활성 마스크를 이용하여 산화막(14), 질화막(10), 산화막(9)을 제거하여 규소게르마늄막(8)을 노출시키는 공정을 수행하도록 이루어진 것을 특징으로 하는 규소게르마늄 쌍극자 트랜지스터의 소자격리방법.
- 제 1 항에 있어서, 상기 규소게르마늄막(8), 산화막(9,13,14), 질화막(10) 및 다결정 규소막(11)은 계면에서 열적으로 스트레인이 이완되는 것을 방지하기 위한 저온의 화학기상증착법을 사용하여 도포하는 것을 특징으로 하는 규소게르마늄 쌍극자 트랜지스터의 소자격리방법.
- 제 1 항에 있어서, 상기 산화막(13) 연마시 연마중지막으로 사용되는 다결정 규소막(11)의 두께가 50-20nm인 것을 특징으로 하는 규소게르마늄 쌍극자 트랜지스터의 소자격리방법.
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