JPH01228172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01228172A JPH01228172A JP5532188A JP5532188A JPH01228172A JP H01228172 A JPH01228172 A JP H01228172A JP 5532188 A JP5532188 A JP 5532188A JP 5532188 A JP5532188 A JP 5532188A JP H01228172 A JPH01228172 A JP H01228172A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関わり、特に素子領域
内のアイソレーションの形成に関わる。
内のアイソレーションの形成に関わる。
半導体集積回路装置（ＩＣ）、特にバイポーラＩＣでは
素子と基板の間及び素子相互間を電気的に分離しなけれ
ばならない、そのための構造体はアイソレージうンと呼
ばれ、ｐｎ接合によるものと、絶縁物を介在させるもの
とがある。
素子と基板の間及び素子相互間を電気的に分離しなけれ
ばならない、そのための構造体はアイソレージうンと呼
ばれ、ｐｎ接合によるものと、絶縁物を介在させるもの
とがある。
更に、アイソレーションは深さ方向に分離するものと横
方向に分離するものとに分けることも出来るが、横方向
分離で絶縁物を介在させるアイソレーションとしては、
ＬＯＧＯ３と呼ばれる選択酸化法によるものと、Ｖ字型
或いはＵ字型の溝を形成して絶縁物で充填するＶ溝分離
、Ｕ溝分離が多く用いられている。
方向に分離するものとに分けることも出来るが、横方向
分離で絶縁物を介在させるアイソレーションとしては、
ＬＯＧＯ３と呼ばれる選択酸化法によるものと、Ｖ字型
或いはＵ字型の溝を形成して絶縁物で充填するＶ溝分離
、Ｕ溝分離が多く用いられている。
近年集積回路の高密化に伴い、素子間だけでなく、素子
内の異導電型領域間を分離するのにも絶縁物アイソレー
ションが利用されるようになっている。これには不純物
導入に高精度のマスク合わせを必要としない利点がある
。
内の異導電型領域間を分離するのにも絶縁物アイソレー
ションが利用されるようになっている。これには不純物
導入に高精度のマスク合わせを必要としない利点がある
。
バイポーラ型の集積回路で、素子間分離にＵ溝分離を用
い、トランジスタのベース領域間コレクタ引き出し領域
の間にもアイソレーションを設けた公知の構造の一例が
第３図に示されている。該図で１はｐ−３ｉｉ仮、２は
ｎ゛埋め込み層、２′はｎ゛コレクタ引出し領域、３は
ｎ型コレクタ、４はｐ型ベース、５はｎｏのエミッタ、
６はベースコンタクト形成用のポリＳｉ層、７はＣＶＤ
酸化膜、８はＡ７電掻、９はコレクタ引き出し領域とベ
ース領域を分離する絶縁物分離領域、ｌＯは素子量分ｊ
ｉｌ ｆｉＩ域である。
い、トランジスタのベース領域間コレクタ引き出し領域
の間にもアイソレーションを設けた公知の構造の一例が
第３図に示されている。該図で１はｐ−３ｉｉ仮、２は
ｎ゛埋め込み層、２′はｎ゛コレクタ引出し領域、３は
ｎ型コレクタ、４はｐ型ベース、５はｎｏのエミッタ、
６はベースコンタクト形成用のポリＳｉ層、７はＣＶＤ
酸化膜、８はＡ７電掻、９はコレクタ引き出し領域とベ
ース領域を分離する絶縁物分離領域、ｌＯは素子量分ｊ
ｉｌ ｆｉＩ域である。
〔従来の技術と発明が解決しようとする課題〕第３図の
素子では、絶縁物分離領域９は選択酸化で形成されてい
るが、選択酸化では膜厚を大にするとバーヅビークも拡
がるので、分離領域として広い領域を占有することにな
る。集積密度を高めるためにこの分ＭＳＲ域を狭くする
と、膜厚も小となり、ベースコンタクト用のポリ５ｉｌ
１６とコレクタの間の寄生静電容量が増し、素子特性を
低下させる。
素子では、絶縁物分離領域９は選択酸化で形成されてい
るが、選択酸化では膜厚を大にするとバーヅビークも拡
がるので、分離領域として広い領域を占有することにな
る。集積密度を高めるためにこの分ＭＳＲ域を狭くする
と、膜厚も小となり、ベースコンタクト用のポリ５ｉｌ
１６とコレクタの間の寄生静電容量が増し、素子特性を
低下させる。
それを避けるため、該絶縁物分離領域９を素子間分離と
同じようにＵ溝分離とすることが考えられるが、その場
合はＵ溝形成工程に新たな問題が生ずる。Ｉ！ｐち、Ｕ
溝分離とすることの効果を高めるためにＵ溝を最適の深
さにしようとすれば、選択エツチングはｎ゛埋め込み層
に到達したところで終止させることが要求される。とこ
ろが、エツチング対象層がｎ−に近いｎ型であるのに対
し、埋め込み層はｎ゛であって、被エツチング速度が大
であるから、単純に処理時間だけで制御するエツチング
では所望の深さを実現することが困難である。
同じようにＵ溝分離とすることが考えられるが、その場
合はＵ溝形成工程に新たな問題が生ずる。Ｉ！ｐち、Ｕ
溝分離とすることの効果を高めるためにＵ溝を最適の深
さにしようとすれば、選択エツチングはｎ゛埋め込み層
に到達したところで終止させることが要求される。とこ
ろが、エツチング対象層がｎ−に近いｎ型であるのに対
し、埋め込み層はｎ゛であって、被エツチング速度が大
であるから、単純に処理時間だけで制御するエツチング
では所望の深さを実現することが困難である。
エツチングが浅すぎると寄生容量の問題が解決されず、
深すぎると埋め込み層が薄くなり、コレクタ抵抗が高く
なる。従って、適正なエツチング終止点を見出す方法が
ない限り、コレクタ引き出し領域とベース領域間にＵ溝
分離を用いても満足できる結果は得られないことになる
。
深すぎると埋め込み層が薄くなり、コレクタ抵抗が高く
なる。従って、適正なエツチング終止点を見出す方法が
ない限り、コレクタ引き出し領域とベース領域間にＵ溝
分離を用いても満足できる結果は得られないことになる
。
本発明の目的は、このように下方に被エツチング速度が
大である層が存在する場合でも適正な終止点を見出すこ
とのできる製造工程を提供することであり、それによっ
て広い面積を必要としない素子内アイソレージランを実
現することである。
大である層が存在する場合でも適正な終止点を見出すこ
とのできる製造工程を提供することであり、それによっ
て広い面積を必要としない素子内アイソレージランを実
現することである。
上記目的を達成するため本発明の半導体装置の製造方法
では、実施例に従って述べると、ｐ−型Ｓｔ基板表面の
素子形成領域にはｎ゛埋め込み層である半導体層を、素
子間ｉｌ域には埋め込み層よりも厚い酸化物層を、夫々
の表面の高さを揃えて形成し、 埋め込み層表面には単結晶半導体層を、素子間絶縁物層
表面には多結晶半導体層を、両者同程度の厚さに成長さ
せ、 選択エツチングにより、前記単結晶半導体層に該単結晶
層の厚さとほり同じ深さの溝を形成して該溝を絶縁物で
充填することが行われる。
では、実施例に従って述べると、ｐ−型Ｓｔ基板表面の
素子形成領域にはｎ゛埋め込み層である半導体層を、素
子間ｉｌ域には埋め込み層よりも厚い酸化物層を、夫々
の表面の高さを揃えて形成し、 埋め込み層表面には単結晶半導体層を、素子間絶縁物層
表面には多結晶半導体層を、両者同程度の厚さに成長さ
せ、 選択エツチングにより、前記単結晶半導体層に該単結晶
層の厚さとほり同じ深さの溝を形成して該溝を絶縁物で
充填することが行われる。
素子間領域の厚い酸化膜上にポリＳｉ層が堆積されてお
り、分離溝形成のエツチングでこのポリＳｉが同時には
一同速度でエツチングされるので、ポリＳｉ［が除去さ
れて厚い酸化膜が現出したところでエツチングを終止さ
せれば、過不足のない深さの溝が形成されることになる
。
り、分離溝形成のエツチングでこのポリＳｉが同時には
一同速度でエツチングされるので、ポリＳｉ［が除去さ
れて厚い酸化膜が現出したところでエツチングを終止さ
せれば、過不足のない深さの溝が形成されることになる
。
第１図に、半導体装置の製造に於いて本発明の特徴とな
る工程の断面模式図が示されている。以下、該図面を参
照しながら本発明の詳細な説明する。
る工程の断面模式図が示されている。以下、該図面を参
照しながら本発明の詳細な説明する。
第１図（ａｌの如く、ｐ−型Ｓｉ基板１の表面にｎ゛埋
め込み層２を拡散形成した後、素子間領域を埋め込み層
の厚さよりも深くエツチング除去する。
め込み層２を拡散形成した後、素子間領域を埋め込み層
の厚さよりも深くエツチング除去する。
これにＣＶＤ法で５ｉＯｔｆｆｌｌｌを堆積し、平坦化
処理を施してｎ′層２と高さを揃え、平坦な表面とする
（同図山））。
処理を施してｎ′層２と高さを揃え、平坦な表面とする
（同図山））。
その上にＳｉ層を気相成長させると、同図ｆｃｌに示す
ように、ｎ″層２上にはｎ−単結晶５ｉＮ１２がエピタ
キシャル成長し、Ｓ ｉ ＯｔＮ １１の上にはポリＳ
ｉ層１３が１「積する。処理条件を適当に設定すること
により、これ等単結晶ＳｉＮとポリＳｉ層の厚さを同じ
にすることが出来る。このような成長技術は公知である
。
ように、ｎ″層２上にはｎ−単結晶５ｉＮ１２がエピタ
キシャル成長し、Ｓ ｉ ＯｔＮ １１の上にはポリＳ
ｉ層１３が１「積する。処理条件を適当に設定すること
により、これ等単結晶ＳｉＮとポリＳｉ層の厚さを同じ
にすることが出来る。このような成長技術は公知である
。
続いて単結晶領域１２の表面に例えばフォトレジスト１
４であるマスクを設け、ＲＩＥのような異方性のドライ
エツチングを行う。ＲＩＥに於いても、処理条件を適当
に選択することにより、第１図（ｄｌに示す如く、単結
晶ＳｉとポリＳｉを同速度でエツチングすることが可能
である。そのようなエツチングを行って、素子間領域上
のポリＳｉ層が除去された時点でエツチングを終止させ
れば、同図ｔｅｌに示す如く、ｎ−単結晶領域に、その
厚さに略等しい深さの溝１５が形成されている。
４であるマスクを設け、ＲＩＥのような異方性のドライ
エツチングを行う。ＲＩＥに於いても、処理条件を適当
に選択することにより、第１図（ｄｌに示す如く、単結
晶ＳｉとポリＳｉを同速度でエツチングすることが可能
である。そのようなエツチングを行って、素子間領域上
のポリＳｉ層が除去された時点でエツチングを終止させ
れば、同図ｔｅｌに示す如く、ｎ−単結晶領域に、その
厚さに略等しい深さの溝１５が形成されている。
以下、該溝と素子間？■域のポリＳＬ除去部にＣＶＤ法
によって絶縁物を堆積し、平坦化処理を行った後、通常
の製造工程を実施すれば、第２図に断面模式図が示され
るバイポーラトランジスタが実現する。
によって絶縁物を堆積し、平坦化処理を行った後、通常
の製造工程を実施すれば、第２図に断面模式図が示され
るバイポーラトランジスタが実現する。
以上の工程の中、第１図（ｂ）の工程までは、即ちｐ−
３ｉ基板にｎ゛埋め込み層と素子間分離のｓｉｏ、１を
相補的に形成する工程までは、選択酸化法によって実施
することもできる。
３ｉ基板にｎ゛埋め込み層と素子間分離のｓｉｏ、１を
相補的に形成する工程までは、選択酸化法によって実施
することもできる。
上に述べた本発明の方法によれば、ベース領域とコレク
タ引き出し領域の間に、表面の形状が微細で最も望まし
い深さの絶縁分Ａｌ■域を形成することが出来る。その
結果、ベース電極形成層とコレクタ間の寄生容量が低減
され、トランジスタの高速化、小型化、集積回路の高密
化が実現する。
タ引き出し領域の間に、表面の形状が微細で最も望まし
い深さの絶縁分Ａｌ■域を形成することが出来る。その
結果、ベース電極形成層とコレクタ間の寄生容量が低減
され、トランジスタの高速化、小型化、集積回路の高密
化が実現する。
更に素子形成後の集積回路の表面がより平坦なものにな
ることから配線層の断線等の障害発生も低減され、製造
歩留まりが向上する。
ることから配線層の断線等の障害発生も低減され、製造
歩留まりが向上する。
第１図は本発明の製造工程を示す断面模式図、第２図は
本発明による素子の構造を示す断面模式図、 第３図は公知のトランジスタの構造を示す断面模式図 であって、 図に於いて １はｐ−３ｉ基板、 ２はｎ′埋め込み層、 ２′はｎ゛コレクタ引出し領域、 ３はｎ型コレクタ、 ４はベース、 ５はエミッタ、 ６はコンタクトポリＳｉ層、 ７はＣＶＤ膜、 ８はＡＩ電極、 ９は分離領域、 １０は素子間分離領域、 １１はＳｉＯい １２は単結晶Ｓｉ。 １３はポリＳｉ、 １４はレジスト、 本発明の製造工程を示す断面模式図 第１図 本発明による素子の構造を示す断面模式図第２図 公知のトランジスタの構造を示す断面模式図第３図
本発明による素子の構造を示す断面模式図、 第３図は公知のトランジスタの構造を示す断面模式図 であって、 図に於いて １はｐ−３ｉ基板、 ２はｎ′埋め込み層、 ２′はｎ゛コレクタ引出し領域、 ３はｎ型コレクタ、 ４はベース、 ５はエミッタ、 ６はコンタクトポリＳｉ層、 ７はＣＶＤ膜、 ８はＡＩ電極、 ９は分離領域、 １０は素子間分離領域、 １１はＳｉＯい １２は単結晶Ｓｉ。 １３はポリＳｉ、 １４はレジスト、 本発明の製造工程を示す断面模式図 第１図 本発明による素子の構造を示す断面模式図第２図 公知のトランジスタの構造を示す断面模式図第３図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板表面に、 素子形成領域には第２導電型の高不純物濃度半導体層を
、素子間領域には前記高濃度半導体層よりも厚い絶縁物
層を、夫々の表面がほゞ同じ高さになるように形成し、 前記高濃度半導体層表面には単結晶半導体層を、前記厚
い絶縁物層表面には多結晶半導体層を、夫々の表面がほ
ゞ同じ高さになるように堆積形成し、 ドライエッチングにより、前記単結晶半導体層の限定さ
れた領域と前記多結晶層とを同時にエッチングして前記
単結晶層の厚さとほゞ同じ深さの溝を形成し、 該溝を絶縁物で充填する工程を包含することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5532188A JPH01228172A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5532188A JPH01228172A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228172A true JPH01228172A (ja) | 1989-09-12 |
Family
ID=12995284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5532188A Pending JPH01228172A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228172A (ja) |
-
1988
- 1988-03-09 JP JP5532188A patent/JPH01228172A/ja active Pending
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