JPS6095967A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、トランジスタのコレクタ領域と半導体基板
間の容量（以後基板客間と記載する）を減少させ、高周
波化および低消費１に力比を図った半導体集積回路に関
するものである。

従来例の構成とその問題点 半導体集積回路内に作り込まれるバイポーラトランジス
タの高周波化を図るにあたり、ｌ−ランンスタ素子のサ
イズをできるたけ小さくするとともに、酸化膜分離法を
採用する乏とにしり、半導体基板の主面と平行なｐｎ接
合部分を除く他のｐｎ接合部分をなくし、ｐｎ接合面積
を小さくして、接合容量を下げる対策が講じられている
。

第１図は、このような対策が講じられたトランジスタの
構造例を示す断面図であり、この１１１９造は、ｐ形単
結晶シリコン基板１にｎ形埋め込み層２を形成し、その
後ｎ形半導体層をエピタキシャル成長させ、トランジス
タとなる部分を除いてｎ形エピタキシャル層を酸化シリ
コン膜３に変換Ｌ　、さらに、残存するｎ形エピタキシ
ャル層の一部を酸化シリコン膜４に変換してｎ形エピタ
キシャル層を部分し、一方の側をコレクタウオールと称
されているコンタクト領域６とし、他方の側にベース領
域６およびエミッタ領域７を形成し、最後にコところで
、この構造では、コレクタ電極の坂防出しがｐ形単結晶
シリコン基板１内に埋め込まれたｎ形埋め込み層２を利
用してなされるため、このｎ形埋め込み層を横方向に犬
きくのばす必要がある。このためｎ形埋め込み層の面積
が大きく、ｎ形埋め込み層２とｐ形単結晶シリコン基板
１との間のｐｎ接合面積が大きくなり、基板容量が増加
して高周波特性を子分に高めることができなくなる不都
合があった。

発明の目的 本発明は、上記の不都合をことごとく排除することがで
きる半導体集積回路、すなわち、コレクタ領域が、酸化
シリコン膜とコレクタ電極となる多結晶シリコン層とで
包囲され、コレクタ領域直下にだけ埋め込み層が形成さ
れ、埋め込み層と？ｂ結晶半導体基板間の接合面積が小
さく、高周波特性が改善された半導体集積回路を提供す
るものである。

発明の構成 本発明の半導体集積回路は、−導電形の半導体基板上に
、一部が多結晶層、これに連がる残部がコレクタ領域形
成用の単結晶層からなる通導ｔｌｊ形の半導体層と、こ
れらを包囲する絶縁物で形成されるとともに、前記多結
晶層と半導体基板との間に絶縁層が設置され、前記単結
晶層中にベース領域およびエミ’７タ領域が形成され、
さらに前記多結晶層、ベース領域およびエミ’７タ領域
に・１ｚ極が形成された構造のものである。

この構造によれば、コレクタ領域が絶縁物１．・よび多
結晶半導体層とで包囲され、かつ、半導体基板間と接す
る埋め込み領域の面積が小さくなり基板容量が減少し、
高周波特性が改善される。

実倫例の説明 第２図は、本発明の半導体集積回路の特徴であるトラン
ジスタ部分の石造を示す断面図であり、ｐ形単結晶シリ
コン基板１の中に作り適寸れたｎ形埋め込み領域２の上
部にｎ形の単結晶シリコン層１２１　があり、この中に
ベース領域６とエミッタ領域７が作り込１れ、また、ｎ
形単結晶シリコン層１２１　の周囲の一部には、このｎ
形単結晶シリコン層のコンタクト領域となる多結晶シリ
コン層１３が存在し、これらの周囲が酸化シリコン膜３
で包囲され、さらに、この多結晶シリコン層１３の直下
には、窒化シリコン膜１１と酸化シリコン膜１０が設け
られ、これらによって多結晶シリコン層１３がｐ形シリ
コン基板）とは絶縁された構造となっている。

なお図中４と１７は酸化シリコン膜、１８は窒化シリコ
ン膜、８はＡｌ−３ｉ合金電極である。

次に上記の構造を得るだめの製造方法を置体的に説明す
る。

まず、ｐ形シリコン単結晶基板１の上に厚さが０．３〜
２μｍの酸化シリコン膜９を形成し、これをマスクにし
てアンチモン（ｓｂ　）あるいは砒素（Ａｓ）ｔ−カプ
セル法、スピンオン法あるいはイオン注入法により選択
的にドープしてｎ形埋め込み層２を形成する（第３１図
）。

次いで、酸化シリコン膜９を全て除去したのち、厚さが
２００〜６００への酸化シリコン膜１０と厚さが６００
〜１０００人の窒化シリコン膜１１を積層配置透シ、フ
ォトレジスト工程を経てコレクタ電極を形成するべき部
分上ｔこのみ積層膜を残し、他をエツチングして除去す
る（第４図）。

以上の処理を経たｐ形／リコン学結晶基板１の表面全域
に、比抵抗が、０．１〜２　Ｑｃｒｎのｎ形結晶シリコ
ン層を０．６〜３μｍの厚さに成長させる。

この成隔工程でｐ形シリコン単結晶基板１のにには、単
結晶シリコン層１２が、一方、窒化ノリコン膜１１の上
には多結晶シリコン層１３が形成される。この後、ｐ形
シリコン基板１の裏面にリン（ｐ）をイオン注入してゲ
、Ｊタリングを行い、さらに、レジスト層１４によりコ
レクタ電極となる多結晶シリコン層１３の部分以外をカ
バーした状態でｎ形の不純物であるリンω）をイオン注
入して、コレクタ電極となる多結晶シリコン層を低抵抗
の層にする（第５図）。

この後、レジスト層１４を除去し、ｎ形単結晶１６と厚
さが５ｏＯ〜１５００への窒化シリコン膜１６を順次形
成したのち、トランジスタのコレクタ領域になるｎ形単
結晶シリコン層部分１２１　と、これに隣署しコレクタ
電極となるｎ形番結晶シリコン層１３の北にのみ酸化シ
リコン膜１６と窒化シリコン膜１６を残して他を除去し
、さらに、露出したｎ形単結晶シリコン層部分を、厚み
が半分程度になるまでエツチングする。そしてチャンネ
ルストツバ−用のボロン（Ｂ）　ライオン注入する（４
６図）。

こののち、高圧酸化炉等で酸化処理し、窒化シリコン膜
１６で覆われていないｎ形単結晶シリコン層部分を選択
的に、しかも、所定の深さまで酸化させ、酸化シリコン
膜３を形成するとともに、さらに、ｎ形番結晶シリコン
層１３のｎ形単結晶シリコン層１２１　に隣接する一部
分を所定の深さまで選択的にエツチングして凹所１３１
　を形成する（第７図）。

こののち、高圧酸化炉等で酸化処理をほどこし、窒化シ
リコン膜１６で覆われていないｎ形単結晶シリコン部分
を完全に酸化シリコン膜３にかえるとともに、凹所１３
１　の底部に露出しているｎ形量結晶シリコン層）τじ
分も所定の深さまで酸化さぜ酸化シリコン膜４を形成す
る。次に酸化シリコン膜１６と窒化シリコン膜１６を全
て除去したのち、新たに表面上に厚さが１ｏｏ〜６００
人の酸化シリコン膜１７と厚さが５００〜１６００人の
窒化シリコン膜１８を順次形成する（第８図）。

この後、エミッタ領域７とペースコ／タクト部分およｒ
ドｎ１Ｆ４多結晶シリコン層のコレクタ・ＩＮＩＩ？部
となる部分上の酸化シリコン膜１７と窒化シリコン膜１
８を選択エツチングをする。

次に、エミッタ領域となる部分とコレクタこ極部となる
ｎ形量結晶シリコン層を残して他をレジスト膜１９でカ
バーし、砒素（Ａ８）イオンを注入してエミッタ領域７
を形成する。なお、このイオン注入工程ではｎ形番結晶
シリコン層１３にも砒素（Ａｇ）イオンの注入がなされ
るため、その表面不純物製電は、オーミック接触状態を
うるに好適なａ度まで高められる（第９図）。

次イテ、レジスト膜１９を除去したのち新たにレジスト
膜２０を形成し、ベース領域５となる部分上のレジスト
膜のみを除去し、ボロン（Ｂ）　’ａオンを注入し、ベ
ース領域５を形成する（第１０図）。

しかる後、レジスト膜２ｏを除去し、エミッタ、ベース
およびコレクタ電極を形成するためにコンタクト部分を
露出させ、これらの部分にシリコンを重量比で１〜２％
含んだＡｌを用いて電極８を形成することにより、第２
図に示したように、コレクタ領域が酸化シリコン膜と多
結晶シリコン膜により包囲され、かつ埋め込み層２の部
分がコレクタ領域１２１　直下だけとなり、埋め込み層
部分が小さくなり基板容量が小さい高周波トランジスタ
が、得られる。

以上説明した本発明の半導体集積回路を製造するだめの
製造方法では、エミッタ領域を形成した後、ベース領域
を形成したが、これとは逆に、ベース領域を形成した後
、エミッタ領域を形成することもできる。

さらに多結晶シリコン層１３にレーザアニール処理をほ
どこし単結晶シリコン層に変喚することもできる。

またベース領域側面の全領域を酸化シリコン膜で包囲す
るだめベース領域とコレクタ電極間に酸化シリコン膜４
を形成したが、この酸化ノリコン膜が無くても特性的に
大きな変化は生じない。

なお、埋め込み層２の形成も絶対的なものではなく、こ
れがなくとも特性的に大きな変化は生じない。

また、コレクタ領域とベース領域の周囲を包囲した絶縁
膜３と４を酸化シリコン膜にしたが、溝を掘り、表面を
酸化シリコン膜と窒化シリコン膜で覆い、空間部分を多
結晶シリコン層で埋めるいわゆるＵ−考方式による分離
にすることもできる。

発明の効果 本発明の半導体集積回路の構造によれば、コレクタ領域
が、酸化シリコン層およびコレクタ電極となる多結晶シ
リコン層とで包囲され、この多結晶シリコン層がコレク
タの電極となるため埋み込み層は、コレクタ領域直下に
のみあればよく、埋め込み層の面積を小さくすることが
できる。このためコレクタ領域とｐ形単結晶シリコン基
板間のｐｎ接合面積が、従来の石造のものより小さくな
り基板容量が減少し、高周波特性も大幅に改善される。

【図面の簡単な説明】

第１図は、従来の酸化膜分離を用いた高周波トランジス
タのｆｆＴ面構造図、第２図は、本発明の基板容量を減
少させたトランジスタの断面構造図、第３図〜第１０図
は、本発明の一実施例にかかるトランジスタの製造工程
の断面図である。 １・・・・ｐ形単結晶半導体基板、２・・・・・ｎ形埋
め込み層、３，４・・・・・選択酸化シリコン膜、５−
・・・・コレクタ領域直下へ６−＝−ベース領域、７・
・・・・エミッタ領域、８・・・・・Ａｌ−３ｔ　合金
電極、９，１０゜１５．１７・・・・酸化シリコン膜、
１１，１６．１８・・・・窒化シリコン膜、１２　・・
ｎ形単結晶シリコン層、１３　・−・・ｎ形多結晶シリ
コン層、１４，１９゜２ｏ・・・・・レジスト膜、１２
１−・・　ｎ形単結晶シリコン層（コレクタ領域）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名晃　
１　＠ ２Ｑ 鈷７図 ０９図 詑１０図 Ｂ＋

Claims (4)

【特許請求の範囲】
1. （１）　−導電形の半導体基板上に、一部が多結晶層、
   これに連がる残部がコレクタ領域形成用の単結晶層から
   なる逆導電形の半導体層とこれらを包囲する絶縁物が形
   成されるとともに、前記多結晶層と半導体基板との間に
   絶縁層が設置され、前記琳結晶層中にベース領域および
   エミッタ領域が形成され、さらに前記多結晶層、ベース
   領域およびエミッタ領域に電極が形成されていることを
   特徴とする半導体集積回路。
2. （２）単結晶層直下の半導体基板中に、これとは逆導電
   形の埋め込み層が形成されていることを特徴とする特許
   請求の範囲第１項に記載の半導体集積回路。
3. （３）多結晶層と半導体基板との間の絶縁層が、酸化シ
   リコン膜または窒化シリコン膜のすくなくとも一方であ
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体集積回路。
4. （４）多結晶の上層部で、単結晶層と隣接する部分に絶
   縁膜が埋め込まれていることを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路。