JPS63278372A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- JPS63278372A JPS63278372A JP11408887A JP11408887A JPS63278372A JP S63278372 A JPS63278372 A JP S63278372A JP 11408887 A JP11408887 A JP 11408887A JP 11408887 A JP11408887 A JP 11408887A JP S63278372 A JPS63278372 A JP S63278372A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はバイポーラトランジスタに関するもので、と
りわけ相補型金属絶縁物半導体ＣＭＯ６とともに製造す
る場合に有効なバイポーラトランジスタの製造方法に関
するものである。
りわけ相補型金属絶縁物半導体ＣＭＯ６とともに製造す
る場合に有効なバイポーラトランジスタの製造方法に関
するものである。
［従来の技術］
同一半導体基板上にバイポーラトランジスタとＣＭＯ３
とを設けた、いわゆるパイ−ＣＭＯＳを形成する際、工
程の簡略化の為に第３図の素子構造をとるのが一般的で
ある。ここではＰ型半導体基板の上に０ＭＯ８とバイポ
ーラトランジスタとを形成した例を説明する。Ｐ型半導
体基板２１にバイポーラトランジスタ２２、Ｎチャネル
ＭＯＳトランジスタ２３、ＰチャネルＭＯ３）ランジス
タ２４がそれぞれ形成されている。この基板２１のバイ
ポーラトランジスタ形成部分にＮ＋埋め込み層２５が設
けられ、さらにＮ型エピタキシャル層２６、素子分離領
域２７が設けられている。このエピタキシャル層２６に
形成されるＰ−型ウェル２８はＮチャネルＭＯＳトラン
ジスタ２３のＰ−型ウェル２９を形成するＣＭＯＳプロ
セスにおいて同時に形成されるものである。このＰ−ウ
ェル２９はバイポーラトランジスタのベース領域として
形成されている。つぎにベース引き出し用の高濃度Ｐ＋
領域３０はＰチャネルＭＯＳトランジスタのソース３１
、ドレイン３２拡散時に、またエミッタＮ＋領域３３お
よびコレクタ引き出し用Ｎ＋領領域４はＮチャネルＭＯ
３）ランジスタ２３のソース３５、ドレイン３６拡散時
にそれぞれ同時に形成される。このようにして、Ｎ 領
域３４をコレクタＣ，Ｐ−ウェル２８およびＰ＋領域３
０をベースＢＳＮ 領域３３をエミッタＥとするパー
ティカルＮＰＮバイポーラトランジスタ２２が形成され
ている。
とを設けた、いわゆるパイ−ＣＭＯＳを形成する際、工
程の簡略化の為に第３図の素子構造をとるのが一般的で
ある。ここではＰ型半導体基板の上に０ＭＯ８とバイポ
ーラトランジスタとを形成した例を説明する。Ｐ型半導
体基板２１にバイポーラトランジスタ２２、Ｎチャネル
ＭＯＳトランジスタ２３、ＰチャネルＭＯ３）ランジス
タ２４がそれぞれ形成されている。この基板２１のバイ
ポーラトランジスタ形成部分にＮ＋埋め込み層２５が設
けられ、さらにＮ型エピタキシャル層２６、素子分離領
域２７が設けられている。このエピタキシャル層２６に
形成されるＰ−型ウェル２８はＮチャネルＭＯＳトラン
ジスタ２３のＰ−型ウェル２９を形成するＣＭＯＳプロ
セスにおいて同時に形成されるものである。このＰ−ウ
ェル２９はバイポーラトランジスタのベース領域として
形成されている。つぎにベース引き出し用の高濃度Ｐ＋
領域３０はＰチャネルＭＯＳトランジスタのソース３１
、ドレイン３２拡散時に、またエミッタＮ＋領域３３お
よびコレクタ引き出し用Ｎ＋領領域４はＮチャネルＭＯ
３）ランジスタ２３のソース３５、ドレイン３６拡散時
にそれぞれ同時に形成される。このようにして、Ｎ 領
域３４をコレクタＣ，Ｐ−ウェル２８およびＰ＋領域３
０をベースＢＳＮ 領域３３をエミッタＥとするパー
ティカルＮＰＮバイポーラトランジスタ２２が形成され
ている。
［発明が解決しようとする問題点］
上記従来例において、バイポーラトランジスタ２２にお
けるＰ−型ウェル２８の不純物濃度はＣＭＯＳプロセス
により制限されるため、ｈｆｅを自由に設定できないと
いう欠点があった。
けるＰ−型ウェル２８の不純物濃度はＣＭＯＳプロセス
により制限されるため、ｈｆｅを自由に設定できないと
いう欠点があった。
またバイポーラトランジスタ２２におけるＰ″′型ウ型
用エル２８−ス層であるため、不純物濃度勾配が非常に
小さい上に濃度が低く、かつベース幅が広いので高周波
特性ｆＴが悪くなるという欠点もあった。
用エル２８−ス層であるため、不純物濃度勾配が非常に
小さい上に濃度が低く、かつベース幅が広いので高周波
特性ｆＴが悪くなるという欠点もあった。
〔問題を解決するための手段〕
この発明はバイポーラトランジスタのベース領域をＮチ
ャネルＭＯＳトランジスタのＰ−型ウェル形成時に形成
せず、別に形成するようにしたもので、エミッタ領域、
コレクタ引き出し用領域にヒ素イオンＡｓ を打ち込
み、ついでベース領域にボロンイオンを打ち込んだ後、
加熱、拡散してベース引き出し用領域と、エミッタ領域
の直下にエミッタ領域の高濃度ヒ素拡散層によるボロン
拡散の抑制効果を利用した実効ベース領域とを形成する
ものである。
ャネルＭＯＳトランジスタのＰ−型ウェル形成時に形成
せず、別に形成するようにしたもので、エミッタ領域、
コレクタ引き出し用領域にヒ素イオンＡｓ を打ち込
み、ついでベース領域にボロンイオンを打ち込んだ後、
加熱、拡散してベース引き出し用領域と、エミッタ領域
の直下にエミッタ領域の高濃度ヒ素拡散層によるボロン
拡散の抑制効果を利用した実効ベース領域とを形成する
ものである。
［実施例］
この発明の実施例を第１図Ａ−Ｃ，第２図により説明す
る。
る。
第１図ＡにおいてＰ型半導体基板１のバイポーラトラン
ジスタが形成されるべき領域に高濃度Ｎ型不純物理め込
み層２が設けられ、また基板上にはＮ型エピタキシャル
層３が形成されている。このエピタキシャル層３には図
示していないが、従来と同様にＣＭＯ３のＮチャネル、
Ｐチャネルトランジスタがそれぞれ形成されものである
。この発明方法においては従来のパイ−ＣＭＯ３の製造
方法と異なり、バイポーラトランジスタのベース領域は
ＮチャネルＭＯ３）ランジスタのＰ″″型ウェつ形成時
に同時に形成されない。 ＮチャネルＭＯＳトランジス
タのＰ−型ウェルを形成したあと、第１Ａ図に示すよう
に、シリコン酸化膜４の上にレジスト５をパターン形成
してマスクを形成し、エミッタ領域６、コレクタ引き出
し用領域７に酸化膜４の上からヒ素イオンＡｓ を打
ち込む。
ジスタが形成されるべき領域に高濃度Ｎ型不純物理め込
み層２が設けられ、また基板上にはＮ型エピタキシャル
層３が形成されている。このエピタキシャル層３には図
示していないが、従来と同様にＣＭＯ３のＮチャネル、
Ｐチャネルトランジスタがそれぞれ形成されものである
。この発明方法においては従来のパイ−ＣＭＯ３の製造
方法と異なり、バイポーラトランジスタのベース領域は
ＮチャネルＭＯ３）ランジスタのＰ″″型ウェつ形成時
に同時に形成されない。 ＮチャネルＭＯＳトランジス
タのＰ−型ウェルを形成したあと、第１Ａ図に示すよう
に、シリコン酸化膜４の上にレジスト５をパターン形成
してマスクを形成し、エミッタ領域６、コレクタ引き出
し用領域７に酸化膜４の上からヒ素イオンＡｓ を打
ち込む。
この酸化膜４は打込んだイオンが後工程における熱処理
で逃げないようにするためのものである。
で逃げないようにするためのものである。
このとき図示していないがＮチャンネルＭＯＳ）ランジ
スタのソース、ドレイン領域にも同時にヒ素イオンが打
ち込まれる。つぎに第１図Ｂに示すようにベース領域に
レジスト８をマスクにして酸化膜４の上からボロンイオ
ンＢ＋打ち込みをおこなう。このとき図示していないが
ＰチャネルＭＯＳトランジスタのソース、ドレイン領域
にも同時にＢ＋イオンが打ち込まれる。これにより、実
効ベース領域１０がエミッタＮ＋領域６の直下にセルフ
ァライン的に形成される。以上のイオン打ち込みを順次
おこなった後、適度な熱処理をおこなうと、第２図に示
すようにベース引き出し用領域９と深さおよび濃度が全
く異なる不純物濃度分布を持つ実効ベース領域１０がエ
ミッタ領域６下に形成される。これはボロン拡散が高濃
度ヒ素拡散のために抑制されるという新たに見い出した
物理現象を利用したものであり、この実効ベース領域１
０はベース引き出し用Ｐ＋領域の仕様を満足させつつ、
ベース幅、濃度を通常のバイポーラＬＳＩで使用してい
るレベルに設定することが可能である。その後ＣＭＯＳ
プロセス中にフィールド酸化膜１１の形成および窓明け
を行ない、エミッタＥ、ベースＢ、コレクタＣの各引き
出し電極が形成される。
スタのソース、ドレイン領域にも同時にヒ素イオンが打
ち込まれる。つぎに第１図Ｂに示すようにベース領域に
レジスト８をマスクにして酸化膜４の上からボロンイオ
ンＢ＋打ち込みをおこなう。このとき図示していないが
ＰチャネルＭＯＳトランジスタのソース、ドレイン領域
にも同時にＢ＋イオンが打ち込まれる。これにより、実
効ベース領域１０がエミッタＮ＋領域６の直下にセルフ
ァライン的に形成される。以上のイオン打ち込みを順次
おこなった後、適度な熱処理をおこなうと、第２図に示
すようにベース引き出し用領域９と深さおよび濃度が全
く異なる不純物濃度分布を持つ実効ベース領域１０がエ
ミッタ領域６下に形成される。これはボロン拡散が高濃
度ヒ素拡散のために抑制されるという新たに見い出した
物理現象を利用したものであり、この実効ベース領域１
０はベース引き出し用Ｐ＋領域の仕様を満足させつつ、
ベース幅、濃度を通常のバイポーラＬＳＩで使用してい
るレベルに設定することが可能である。その後ＣＭＯＳ
プロセス中にフィールド酸化膜１１の形成および窓明け
を行ない、エミッタＥ、ベースＢ、コレクタＣの各引き
出し電極が形成される。
以上より、実効ベース領域１０をＣＭＯＳトランジスタ
のＰ−型ウェル形成時に同時に形成せずに、ベース引き
出し用Ｐ−領領域の形成の際に、エミッタ領域６直下に
セルファライン的に形成したパーティカルＮＰＮ トラ
ンジスタが形成される。
のＰ−型ウェル形成時に同時に形成せずに、ベース引き
出し用Ｐ−領領域の形成の際に、エミッタ領域６直下に
セルファライン的に形成したパーティカルＮＰＮ トラ
ンジスタが形成される。
以上の実施例はバイ−〇 Ｍ、、ＯＳについて実施した
例であるが、バイポーラトランジスタのみで構成される
ものについても同様に実施できることはいうまでもない
。
例であるが、バイポーラトランジスタのみで構成される
ものについても同様に実施できることはいうまでもない
。
［発明の効果］
この発明によればバイポーラトランジスタにおける実効
ベース領域の構造を他のベース引き出し用領域等の要素
とは別に独立に設定できるため、ｈ、８を自由に設定で
きる。また、実効ベース幅、つまり実効ベース領域の厚
さを狭く制御できるため高周波特性ｆ１の向上ができる
。
ベース領域の構造を他のベース引き出し用領域等の要素
とは別に独立に設定できるため、ｈ、８を自由に設定で
きる。また、実効ベース幅、つまり実効ベース領域の厚
さを狭く制御できるため高周波特性ｆ１の向上ができる
。
第１図Ａ−Ｃはこの発明の実施例を工程順に示す断面図
、第２図はトランジスタの不純物濃度分布を示すグラフ
、第３図は従来例におけるパイ−ＣＭＯ３の断面図であ
る。 １・・・半導体基板 ３・・・エピタキシャル層 ６・・・エミッタ領域 ７・・・コレクタ引き出し用領域 ９・・・ベース引き出し用領域 １０・・実効ベース領域 以 上 特許出願人 日本プレシジョン・サーキッツ株式会社 株式会社 アドバンスト サーキットチクノロシーズ 第２図
、第２図はトランジスタの不純物濃度分布を示すグラフ
、第３図は従来例におけるパイ−ＣＭＯ３の断面図であ
る。 １・・・半導体基板 ３・・・エピタキシャル層 ６・・・エミッタ領域 ７・・・コレクタ引き出し用領域 ９・・・ベース引き出し用領域 １０・・実効ベース領域 以 上 特許出願人 日本プレシジョン・サーキッツ株式会社 株式会社 アドバンスト サーキットチクノロシーズ 第２図
Claims (1)
- 半導体基板上に形成したエピタキシャル層のエミッタ領
域およびコレクタ引き出し用領域にヒ素イオンを注入し
、ついでベース領域にボロンイオンを注入した後、加熱
、拡散してベース引き出し用領域と、エミッタ領域の直
下にエミッタ領域の高濃度ヒ素拡散層によるボロン拡散
の抑制効果を利用した実効ベース領域とを形成したこと
を特徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11408887A JPS63278372A (ja) | 1987-05-11 | 1987-05-11 | バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11408887A JPS63278372A (ja) | 1987-05-11 | 1987-05-11 | バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63278372A true JPS63278372A (ja) | 1988-11-16 |
Family
ID=14628792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11408887A Pending JPS63278372A (ja) | 1987-05-11 | 1987-05-11 | バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278372A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615068A (en) * | 1979-07-18 | 1981-02-13 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JPS6095967A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | 半導体集積回路 |
-
1987
- 1987-05-11 JP JP11408887A patent/JPS63278372A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615068A (en) * | 1979-07-18 | 1981-02-13 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JPS6095967A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | 半導体集積回路 |
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