JP3899431B2 - ツインウエル形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 24
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000012535 impurity Substances 0.000 claims description 86
- 238000005468 ion implantation Methods 0.000 claims description 58
- 239000000758 substrate Substances 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 51
- 230000003796 beauty Effects 0.000 claims description 28
- 150000002500 ions Chemical class 0.000 claims description 21
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 230000000694 effects Effects 0.000 description 12
- 230000007423 decrease Effects 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、ツインウエル(twin well)形成方法に関するもので、特に、第１ウエルに対して第２ウエルを自己整合(self-align)されるように形成して、ウエルのデザインルール(design rule)を縮小できるツインウエル形成方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタ(Complementary Metal Oxide Silicon Transistor)は、同一の半導体基板上に、互いに異なる導電型のｐＭＯＳトランジスタとｎＭＯＳトランジスタとが形成された構造となっている。半導体基板上の互いに異なる導電型の領域は、シングルウエル(single well)構造又はツインウエル(twin well)構造を有する。
【０００３】
シングルウエル構造は、半導体基板の所定部に、１回の不純物注入により、半導体基板の導電型と反対の導電型のウエルのみが形成されたものである。ツインウエル構造は、ｐ型又はｎ型の半導体基板に、２回の不純物注入により、ｐ型ウエルとｎ型ウエルとが形成されたものである。ツインウエル構造では、半導体基板と同一の導電型のウエルを別のイオン注入により形成するので、シングルウエル構造に比べて濃度を正確に調節することができる。したがって、基板の抵抗の調節が容易であり、ラッチアップ(latch up)耐性に優れる。
【０００４】
一般に、ツインウエル構造としては、２重拡散ツインウエル(double diffused twin well)、レトログレードツインウエル(retrograde twin well)、及びＢＩＬＬＩ(Buried Implanted for Lateral Isolation)レトログレードツインウエルがある。
【０００５】
２重拡散ツインウエルは、半導体基板に、それぞれのイオン注入マスクを用いてｐ型及びｎ型の不純物をイオン注入して形成するものであり、ウエルの深さ方向の不純物濃度を制御し難い。
【０００６】
したがって、ｐ型及びｎ型の不純物をそれぞれ複数回イオン注入して、ウエルの濃度を容易に制御することができるレトログレードツインウエル及びＢＩＬＬＩレトログレードツインウエルが開発された。
【０００７】
レトログレードツインウエル及びＢＩＬＬＩレトログレートツインウエルでは、表層部の不純物濃度を低くしてパンチスルー(punch through)を防止し、深い部分の不純物濃度を高くすることによって、接合容量及び基板バイアス効果に影響を及ぼす表層部の濃度を変化させずにウエルの抵抗を低くすることができるので、ラッチアップ耐性が向上する。
【０００８】
図３（Ａ）及び図３（Ｂ）は、従来のレトログレードツインウエルの形成方法を示す素子の部分断面図である。まず、図３（Ａ）に示すように、ｐ型またはｎ型の半導体基板１１にフィールド酸化膜１３を形成して、半導体基板１１に多数の素子活性領域を形成する。半導体基板１１上にフォトレジスト(Photoresist)を２．３〜２．７μｍ程度の厚さで塗布し、露光及び現像して所定の素子活性領域を露出させる第１マスク１４を形成する。
【０００９】
次に、第１マスク１４をイオン注入マスクとして用いて、半導体基板１１が露出した部分にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、ｎ型の第１ウエル１５を形成する。具体的には、リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ｋｅＶの高エネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、２００〜３００ｋｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、５０〜１５０ｋｅＶの低エネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第１ウエル１５を形成する。
【００１０】
前記１次イオン注入では、第１ウエル１５の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜１３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル１５表層部の不純物濃度を調整できるので、パンチスルー(punch through)を抑制する。
【００１１】
次に、図３（Ｂ）に示すように、第１マスク１４を除去する。そして、半導体基板１１上にフォトレジストを２．３〜２．７μｍの厚さで塗布し、露光及び現像して、半導体基板１１の第１ウエル１５が形成されない部分を露出させる第２マスク１６を形成する。
【００１２】
該第２マスク１６をイオン注入マスクとして用いて、半導体基板１１が露出した部分にホウ素（Ｂ）又はＢＦ2等のｐ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、ｐ型の第２ウエル１７を形成する。このとき、第２マスク１６はｐ型の不純物が第１ウエル１５内にイオン注入されることを防止する。具体的には、ホウ素（Ｂ）又はＢＦ２等を４５０〜５５０ｋｅＶの高エネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、１００〜２００ｋｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、３０〜５０ｋｅＶの低エネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第２ウエル１７を形成する。
【００１３】
前記１次イオン注入では、第２ウエル１７の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜１３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル１５表層部の不純物濃度を調整できるので、パンチスルー(punch through)を抑制する。
【００１４】
図４（Ａ）及び図４（Ｂ）は、従来のレトログレードツインウエルにおける深さと不純物濃度との関係を示すグラフである。図４（Ａ）は、第１ウエル１５における深さによる不純物濃度の変化を示し、図４（Ｂ）は、第２ウエル１７における深さによる不純物濃度の変化を示す。
【００１５】
第１ウエル１５及び第２ウエル１７は、ｎ型及びｐ型の不純物を、イオン注入エネルギ及びドーズ量を変化させて、複数回、例えば、３回イオン注入して形成するので、複数、例えば、３つの不純物濃度のピークが表れる。すなわち、第１ウエル１５及び第２ウエル１７のそれぞれの１次イオン注入により、０．８〜１．０μｍ程度の深さで、５×１０１７〜１×１０１８／ｃｍ ３ 程度の高濃度の不純物のピークが表れる。また、第１ウエル１５及び第２ウエル１７のそれぞれの２次イオン注入により、フィールド酸化膜１３の下部の０．４〜０．５μｍ程度の深さで、１×１０１７〜３×１０１８／ｃｍ ３ 程度の濃度の不純物のピークが表れるので、チャネルストップ効果が向上する。さらに、第１ウエル１５及び第２ウエル１７のそれぞれの３次イオン注入により、０．１〜０．２μｍ程度の深さで、１×１０１７／ｃｍ ３ 程度の濃度の不純物のピークが表れるので、表層部におけるパンチスルーを防止するようになる。
【００１６】
上述したレトログレードツインウエル形成方法では、２つのマスク層を用いて、注入エネルギ及びドーズ量を変化させながら、複数回のイオン注入を行うことにより、第１ウエル及び第２ウエルを形成する。
【００１７】
しかし、レトログレードツインウエル形成方法では、第１ウエルと第２ウエルとが自己整合しないので、ウエルのデザインルール(design rule)を縮小し難い。
【００１８】
したがって、１つのマスクをイオン注入マスクとして用いて、第１ウエル及び第２ウエルが自己整合するように形成できるＢＩＬＬＩレトログレートツインウエルが開発された。
【００１９】
図５（Ａ）及び図５（Ｂ）は、従来のＢＩＬＬＩレトログレードツインウエルの形成方法を示す素子の部分断面図である。まず、図５（Ａ）に示すように、ｐ型又はｎ型の半導体基板２１にフィールド酸化膜２３を形成して、半導体基板２１に多数の素子活性領域を形成する。半導体基板２１上にフォトレジストを２．３〜２．７μｍ程度の厚さで塗布し、露光及び現像を行ない、所定の素子活性領域を露出させるマスク２４を形成する。
【００２０】
次に、マスク２４をイオン注入マスクとして用いて、半導体基板２１が露出した部分にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入して、ｎ型の第１ウエル２５を形成する。具体的には、リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ｋｅＶの高エネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、２００〜３００ｋｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、５０〜１５０ｋｅＶの低エネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第１ウエル２５を形成する。
【００２１】
前記１次イオン注入では、第１ウエル２５の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜２３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル２５の表層部の不純物濃度を調節できるので、パンチスルー(punch through)を抑制する。
【００２２】
次に、図５（Ｂ）に示すように、半導体基板２１に、ホウ素（Ｂ）又はＢＦ２等のｐ型不純物を、マスク２４を通過するように、高い注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、半導体基板２１の第１ウエル２５が形成されていない部分に、ｐ型の第２ウエル２７を形成する。具体的には、ホウ素（Ｂ）又はＢＦ２等を１．５〜２．５ＭｅＶのエネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、１．３〜１．７ＭｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、１．０〜１．１ＭｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わるｐ型の第２ウエル２７を形成する。
【００２３】
このとき、ホウ素（Ｂ）又はＢＦ2等を用いて注入される不純物は、半導体基板２１のマスク２４が形成されない部分にも注入され、第１ウエル２５を貫通して、第１ウエル２５下部にｐ型の埋め込み領域２６が形成される。埋め込み領域２６は、第２ウエル２７と接しておらず、不連続的に形成される。第２ウエル２７は、不純物が第１ウエル２５及びマスク２４を貫通して形成されるので、第１ウエル２５と自己整合される。
【００２４】
前記１次イオン注入では、第２ウエル２７の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜２３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル２５の表層部の不純物濃度を調節できるので、パンチスルー(punch through)を抑制する。
【００２５】
図６（Ａ）及び図６（Ｂ）は、従来のＢＩＬＬＩレトログレードツインウエルにおける深さと不純物濃度との関係を示すグラフである。図６（Ａ）は、第１ウエル２５及び埋め込み領域２６における深さによる不純物濃度の変化を示し、図６（Ｂ）は第２ウエル２７における深さによる不純物濃度の変化を示す。なお、図６（Ａ）において、曲線ａは第１ウエル２５の不純物濃度を示し、曲線ｂは埋め込み領域２６の不純物濃度を示す。
【００２６】
図６（Ａ）において、第１ウエル２５では、半導体基板２１の表面から深くなるほどｎ型の不純物濃度が増加し、０．６〜０．８μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。埋め込み領域２６のｐ型の不純物濃度は、第１ウエル２５のｎ型の不純物濃度が減少する領域で増加し、２．５〜３．０μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。
【００２７】
また、図６（Ｂ）において、第２ウエル２７では、ｎ型の不純物濃度は、半導体基板２１の表面から深くなるほど増加して、０．８〜１．２μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。
【００２８】
上述のとおり、ＢＩＬＬＩレトログレートツインウエル形成方法では、第１ウエル２５を形成するときに用いたマスク２４を除去せず、高いエネルギでマスク２４を貫通するように不純物をイオン注入して、第２ウエル２７を第１ウエル２５と自己整合するように形成するので、ウエルのデザインルールを縮小して、素子の集積度を向上させることができる。
【００２９】
【発明が解決しようとする課題】
しかし、ＢＩＬＬＩレトログレードツインウエル形成方法では、第１ウエル２５の下部に注入される不純物イオンのドーズ量が６×１０１２／ｃｍ２より高い時には、チャネルストップ部にイオン注入による欠陥が発生する。この欠陥は半導体基板２１表面側に成長して、ディスロケーション(dislocation：転位)が発生するため、第１ウエル２５と半導体基板２１との接合面で漏洩電流が発生する。また、第２ウエル２７の表層部の不純物濃度は、マスク２４として用いられるフォトレジストの厚さの変化に敏感に影響されるので、その再現性が低下するという問題点があった。
【００３０】
本発明は、このような従来の課題に鑑みてなされたもので、第１ウエルに対して第２ウエルを自己整合するように形成することができ、第１ウエルと半導体基板との接合面から漏洩電流が発生することを防止することができ、第２ウエルの表層部の不純物濃度の調節が容易であり、その再現性を向上させ得るツインウエル形成方法を提供することにある。
【００３１】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係るツインウエル形成方法は、半導体基板にフィールド絶縁膜を形成して素子活性領域を形成し、前記半導体基板の所定の素子活性領域を露出させるように、第１マスクを形成するステップと、前記第１マスクをイオン注入マスクとして用いて、前記半導体基板が露出した部分に、第１導電型の不純物を、注入エネルギ及びドーズ量を変化させながら連続して複数回イオン注入することにより、第１ウエルを形成するステップと、前記第１ウエル及び第１マスクを貫通するように、第２導電型の不純物を、１×１０ １２ 〜６×１０ １２ ／ｃｍ ２ のドーズ量でイオン注入し、前記第１ウエルの下部と離隔する第１埋め込み領域、及び前記フィールド酸化膜の下部と接し、前記第１ウエルと自己整合した第２埋め込み領域を形成するステップと、前記第１マスクを除去し、前記半導体基板上の前記第１ウエルが形成されていない部分を露出させた第２マスクを形成するステップと、前記第２マスクをイオン注入マスクとして用いて、前記半導体基板が露出した部分に、第２導電型の不純物を、１×１０ １３ 〜５×１０ １３ ／ｃｍ ２ のドーズ量で、前記第２埋め込み領域より深い領域にイオン注入し、さらに、１×１０ １２ 〜５×１０ １２ ／ｃｍ ２ のドーズ量で、前記第２埋め込み領域より浅い領域にイオン注入することにより、前記第２埋め込み領域を間に含む第２ウエルを形成するステップとを順次実施する。
【００３２】
請求項２に記載の発明では、前記第１及び第２埋め込み領域を形成するステップにおいて、前記第２導電型の不純物を、１．３〜１．７ＭｅＶのエネルギでイオン注入する。
【００３３】
請求項３に記載の発明では、前記第２ウエルを形成するステップにおいて、前記第２導電型の不純物を、４５０〜５５０ｋｅＶのエネルギで、前記第２埋め込み領域より深い領域にイオン注入し、３０〜５０ｋｅＶのエネルギで、前記第２埋め込み領域より浅い領域にイオン注入する。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。図１（Ａ）〜図１（Ｃ）は、本発明に係るツインウエル形成方法の一実施の形態を示す図であり、製造工程の各段階における素子の構造を示す断面図である。
【００３５】
まず、図１（Ａ）に示したように、ｐ型又はｎ型の半導体基板３１の所定部分に、ＳＴＩ（Shallow Trench Isolation）方法又はＬＯＣＯＳ（Local Oxidation of Silicon）方法によりフィールド酸化膜３３を形成して、素子活性領域を形成する。
【００３６】
次に、半導体基板３１上に、フォトレジストを２．３〜２．７μｍの厚さで塗布し、露光及び現像して、所定の活性領域を露出させる第１マスク３４を形成する。
【００３７】
第１マスク３４をイオン注入マスクとして用いて、半導体基板３１が露出した部分にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、ｎ型の第１ウエル３５を形成する。具体的には、リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ｋｅＶの高エネルギ及び１×１０１３〜５×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、２００〜３００ｋｅＶのエネルギ及び１×１０１２〜５×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、５０〜１５０ｋｅＶの低エネルギ及び１×１０１２〜５×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第１ウエル３５を形成する。
【００３８】
前記１次イオン注入では、第１ウエル３５の深い部分の不純物濃度が高くなるので、ウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜３３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル３５表層部の不純物濃度を調節できるので、パンチスルー(punch through)を抑制する。
【００３９】
次に、図１（Ｂ）に示すように、半導体基板３１にホウ素（Ｂ）又はＢＦ２等のｐ型不純物を、１．３〜１．７ＭｅＶのエネルギ及び１×１０１２〜６×１０１２／ｃｍ２程度のドーズ量でイオン注入し、第１及び第２埋め込み領域３６、３７を形成する。
【００４０】
このとき、イオン注入エネルギが大きいので、第１埋め込み領域３６は、第１ウエル３５の下方に形成され、第２埋め込み領域３７は、第１マスク３４を貫通してフィールド酸化膜３３の下部と接触し、かつ、第１ウエル３５に対して自己整合するように形成される。したがって、第１埋め込み領域３６と第２埋め込み領域３７とは不連続に形成される。
【００４１】
第２埋め込み領域３７がフィールド酸化膜３３の下部と接触するように形成されるので、以後に形成されるｎＭＯＳトランジスタのチャネルストップ効果を向上させる。
【００４２】
また、第１埋め込み領域３６は、注入される不純物の最大ドーズ量が６×１０１２／ｃｍ２であるので、イオン注入による欠陥が発生しない。したがって、第１ウエル３５と半導体基板３１との接合面でディスロケーションが発生せず、漏洩電流の発生を防止できる。
【００４３】
次に、図１（Ｃ）に示すように、第１マスク３４を除去する。そして、半導体基板３１上に、フォトレジストを２．３〜２．７μｍの厚さで塗布し、露光及び現像して、半導体基板３１の第１ウエル３５が形成されていない部分を露出させる第２マスク３８を形成する。
【００４４】
第２マスク３８をイオン注入マスクとして用いて、半導体基板３１が露出した部分、すなわち、第２埋め込み領域３７が形成された部分に、ホウ素（Ｂ）又はＢＦ２等によりｐ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、第２埋め込み領域３７を含むようにｐ型の第２ウエル３９を形成する。
【００４５】
具体的には、ホウ素（Ｂ）又はＢＦ２等を用いて、４５０〜５５０ｋｅＶの高エネルギ及び１×１０１３〜５×１０１３／ｃｍ２程度のドーズ量で１次イオン注入することにより、第２埋め込み領域３７より深い位置に領域３９ａを形成し、引き続き、３０〜５０ｋｅＶの低エネルギ及び１×１０１２〜５×１０１２／ｃｍ２程度のドーズ量で２次イオン 注入することにより、第２埋め込み領域３７より浅い位置に領域３９ｂを形成して、深さによって不純物濃度が変わる第２ウエル３９を形成する。
【００４６】
このとき、第２マスク３８が誤整列しても、第１ウエル３５と第２ウエル３９とはフィールド酸化膜３３の下部で重複又は離隔しないので、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのチャネルストップ効果が低下することを防止することができる。また、半導体基板３１が露出した部分に、第２埋め込み領域３７より浅い位置に２次イオンを注入するので、第２ウエル３９の表層部の不純物濃度を容易に調節可能であり、その再現性を向上させることができる。
【００４７】
図２（Ａ）及び図（Ｂ）は、本実施の形態に係るツインウエル形成方法よって製造されたツインウエルにおける深さと不純物濃度との関係を示すグラフである。図２（Ａ）は、第１ウエル３５及び第１埋め込み領域３６における深さによる不純物濃度の変化を示し、図２（Ｂ）は、第２ウエル３９における深さによる不純物濃度の変化を示す。なお、図２（Ａ）の曲線ａは第１ウエル３５の不純物濃度を示し、曲線ｂは第１埋め込み領域３６の不純物濃度を示す。
【００４８】
図２（Ａ）において、第１ウエル３５では、半導体基板３１の表面から深くなるほどｎ型の不純物濃度が増加し、０．６〜０．８μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。ｐ型の不純物が注入された第１埋め込み領域３６では、第１ウエル３５のｎ型の不純物濃度が低下する領域で増加し、１．５〜２．０μｍ程度の深さで、１×１０１７／ｃｍ ３ 程度の高濃度のピークを示す。これにより、抵抗が低下するので、ラッチアップが抑制される。また、第１埋め込み領域３６の不純物濃度の方が低いが、これは、第１埋め込み領域３６を形成する時に注入する不純物のドーズ量が６×１０１２／ｃｍ２より少ないためである。これにより、第１ウエル３５と半導体基板３１との接合面でディスロケーションが発生せず、漏洩電流の発生が抑制される。
【００４９】
図２（Ｂ）において、第２ウエル３９は、半導体基板３１の表面から深くなるほどｎ型の不純物濃度が増加し、０．８〜１．０μｍ程度の深さで、１×１０17〜５×１０17／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。これにより、抵抗が低下するので、ラッチアップが抑制される。
【００５０】
上述のとおり、本実施の形態に係るツインウエル形成方法は、第１マスク３４をイオン注入マスクとして用いてｎ型不純物を注入することにより第１ウエル３５を形成した後、第１マスク３４を貫通するようにｐ型不純物を注入して、フィールド酸化膜３３の下部と接触し、第１ウエル３５と自己整合した第２埋め込み領域３７を形成し、さらに、第２マスク３８をイオン注入マスクとして用いてｐ型不純物をイオン注入することにより、第２埋め込み領域３７を含む第２ウエル３９を形成する。
【００５１】
【発明の効果】
以上説明したように、本発明の請求項１の発明に係るツインウエル形成方法によれば、第１ウエルに対して第２ウエルを自己整合するように形成できる。したがって、ウエルのデザインルールを縮小して、素子の集積度を向上させることができる。
【００５２】
請求項２の発明に係るツインウエル形成方法では、請求項１に係る発明の効果に加えて、第１埋め込み領域を形成するとき、不純物のドーズ量が少ないので、イオン注入による欠陥の発生を抑制できるため、第１ウエルと半導体基板との接合面で漏洩電流が発生することを防止することができる。
【００５３】
請求項３の発明に係るツインウエル形成方法では、請求項１に係る発明の効果に加えて、半導体基板が露出した部分に不純物をイオン注入するので、第２ウエルの表層部の不純物濃度の調節が容易であり、その再現性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係るツインウエル形成方法の一実施の形態を示す図であり、製造工程の各段階における素子の構造を示す断面図である。
【図２】本実施の形態に係るツインウエル形成方法よって製造されたツインウエルにおける深さと不純物濃度との関係を示すグラフである。
【図３】従来のレトログレードツインウエル形成方法を示す素子の部分断面図である。
【図４】従来のレトログレートツインウエルにおける深さと不純物濃度との関係を示すグラフである。
【図５】従来のＢＩＬＬＩレトログレードツインウエル形成方法を示す素子の部分断面図である。
【図６】従来のＢＩＬＬＩレトログレードツインウエルにおける深さと不純物濃度との関係を示すグラフである。
【符号の説明】
３１：半導体基板
３３：フィールド絶縁膜
３４：第１マスク
３５：第１ウエル
３６：第１埋め込み領域
３７：第２埋め込み領域
３８：第２マスク
３９：第２ウエル
【発明の属する技術分野】
本発明は、ツインウエル(twin well)形成方法に関するもので、特に、第１ウエルに対して第２ウエルを自己整合(self-align)されるように形成して、ウエルのデザインルール(design rule)を縮小できるツインウエル形成方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタ(Complementary Metal Oxide Silicon Transistor)は、同一の半導体基板上に、互いに異なる導電型のｐＭＯＳトランジスタとｎＭＯＳトランジスタとが形成された構造となっている。半導体基板上の互いに異なる導電型の領域は、シングルウエル(single well)構造又はツインウエル(twin well)構造を有する。
【０００３】
シングルウエル構造は、半導体基板の所定部に、１回の不純物注入により、半導体基板の導電型と反対の導電型のウエルのみが形成されたものである。ツインウエル構造は、ｐ型又はｎ型の半導体基板に、２回の不純物注入により、ｐ型ウエルとｎ型ウエルとが形成されたものである。ツインウエル構造では、半導体基板と同一の導電型のウエルを別のイオン注入により形成するので、シングルウエル構造に比べて濃度を正確に調節することができる。したがって、基板の抵抗の調節が容易であり、ラッチアップ(latch up)耐性に優れる。
【０００４】
一般に、ツインウエル構造としては、２重拡散ツインウエル(double diffused twin well)、レトログレードツインウエル(retrograde twin well)、及びＢＩＬＬＩ(Buried Implanted for Lateral Isolation)レトログレードツインウエルがある。
【０００５】
２重拡散ツインウエルは、半導体基板に、それぞれのイオン注入マスクを用いてｐ型及びｎ型の不純物をイオン注入して形成するものであり、ウエルの深さ方向の不純物濃度を制御し難い。
【０００６】
したがって、ｐ型及びｎ型の不純物をそれぞれ複数回イオン注入して、ウエルの濃度を容易に制御することができるレトログレードツインウエル及びＢＩＬＬＩレトログレードツインウエルが開発された。
【０００７】
レトログレードツインウエル及びＢＩＬＬＩレトログレートツインウエルでは、表層部の不純物濃度を低くしてパンチスルー(punch through)を防止し、深い部分の不純物濃度を高くすることによって、接合容量及び基板バイアス効果に影響を及ぼす表層部の濃度を変化させずにウエルの抵抗を低くすることができるので、ラッチアップ耐性が向上する。
【０００８】
図３（Ａ）及び図３（Ｂ）は、従来のレトログレードツインウエルの形成方法を示す素子の部分断面図である。まず、図３（Ａ）に示すように、ｐ型またはｎ型の半導体基板１１にフィールド酸化膜１３を形成して、半導体基板１１に多数の素子活性領域を形成する。半導体基板１１上にフォトレジスト(Photoresist)を２．３〜２．７μｍ程度の厚さで塗布し、露光及び現像して所定の素子活性領域を露出させる第１マスク１４を形成する。
【０００９】
次に、第１マスク１４をイオン注入マスクとして用いて、半導体基板１１が露出した部分にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、ｎ型の第１ウエル１５を形成する。具体的には、リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ｋｅＶの高エネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、２００〜３００ｋｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、５０〜１５０ｋｅＶの低エネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第１ウエル１５を形成する。
【００１０】
前記１次イオン注入では、第１ウエル１５の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜１３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル１５表層部の不純物濃度を調整できるので、パンチスルー(punch through)を抑制する。
【００１１】
次に、図３（Ｂ）に示すように、第１マスク１４を除去する。そして、半導体基板１１上にフォトレジストを２．３〜２．７μｍの厚さで塗布し、露光及び現像して、半導体基板１１の第１ウエル１５が形成されない部分を露出させる第２マスク１６を形成する。
【００１２】
該第２マスク１６をイオン注入マスクとして用いて、半導体基板１１が露出した部分にホウ素（Ｂ）又はＢＦ2等のｐ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、ｐ型の第２ウエル１７を形成する。このとき、第２マスク１６はｐ型の不純物が第１ウエル１５内にイオン注入されることを防止する。具体的には、ホウ素（Ｂ）又はＢＦ２等を４５０〜５５０ｋｅＶの高エネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、１００〜２００ｋｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、３０〜５０ｋｅＶの低エネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第２ウエル１７を形成する。
【００１３】
前記１次イオン注入では、第２ウエル１７の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜１３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル１５表層部の不純物濃度を調整できるので、パンチスルー(punch through)を抑制する。
【００１４】
図４（Ａ）及び図４（Ｂ）は、従来のレトログレードツインウエルにおける深さと不純物濃度との関係を示すグラフである。図４（Ａ）は、第１ウエル１５における深さによる不純物濃度の変化を示し、図４（Ｂ）は、第２ウエル１７における深さによる不純物濃度の変化を示す。
【００１５】
第１ウエル１５及び第２ウエル１７は、ｎ型及びｐ型の不純物を、イオン注入エネルギ及びドーズ量を変化させて、複数回、例えば、３回イオン注入して形成するので、複数、例えば、３つの不純物濃度のピークが表れる。すなわち、第１ウエル１５及び第２ウエル１７のそれぞれの１次イオン注入により、０．８〜１．０μｍ程度の深さで、５×１０１７〜１×１０１８／ｃｍ ３ 程度の高濃度の不純物のピークが表れる。また、第１ウエル１５及び第２ウエル１７のそれぞれの２次イオン注入により、フィールド酸化膜１３の下部の０．４〜０．５μｍ程度の深さで、１×１０１７〜３×１０１８／ｃｍ ３ 程度の濃度の不純物のピークが表れるので、チャネルストップ効果が向上する。さらに、第１ウエル１５及び第２ウエル１７のそれぞれの３次イオン注入により、０．１〜０．２μｍ程度の深さで、１×１０１７／ｃｍ ３ 程度の濃度の不純物のピークが表れるので、表層部におけるパンチスルーを防止するようになる。
【００１６】
上述したレトログレードツインウエル形成方法では、２つのマスク層を用いて、注入エネルギ及びドーズ量を変化させながら、複数回のイオン注入を行うことにより、第１ウエル及び第２ウエルを形成する。
【００１７】
しかし、レトログレードツインウエル形成方法では、第１ウエルと第２ウエルとが自己整合しないので、ウエルのデザインルール(design rule)を縮小し難い。
【００１８】
したがって、１つのマスクをイオン注入マスクとして用いて、第１ウエル及び第２ウエルが自己整合するように形成できるＢＩＬＬＩレトログレートツインウエルが開発された。
【００１９】
図５（Ａ）及び図５（Ｂ）は、従来のＢＩＬＬＩレトログレードツインウエルの形成方法を示す素子の部分断面図である。まず、図５（Ａ）に示すように、ｐ型又はｎ型の半導体基板２１にフィールド酸化膜２３を形成して、半導体基板２１に多数の素子活性領域を形成する。半導体基板２１上にフォトレジストを２．３〜２．７μｍ程度の厚さで塗布し、露光及び現像を行ない、所定の素子活性領域を露出させるマスク２４を形成する。
【００２０】
次に、マスク２４をイオン注入マスクとして用いて、半導体基板２１が露出した部分にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入して、ｎ型の第１ウエル２５を形成する。具体的には、リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ｋｅＶの高エネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、２００〜３００ｋｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、５０〜１５０ｋｅＶの低エネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第１ウエル２５を形成する。
【００２１】
前記１次イオン注入では、第１ウエル２５の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜２３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル２５の表層部の不純物濃度を調節できるので、パンチスルー(punch through)を抑制する。
【００２２】
次に、図５（Ｂ）に示すように、半導体基板２１に、ホウ素（Ｂ）又はＢＦ２等のｐ型不純物を、マスク２４を通過するように、高い注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、半導体基板２１の第１ウエル２５が形成されていない部分に、ｐ型の第２ウエル２７を形成する。具体的には、ホウ素（Ｂ）又はＢＦ２等を１．５〜２．５ＭｅＶのエネルギ及び１×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、１．３〜１．７ＭｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、１．０〜１．１ＭｅＶのエネルギ及び１×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わるｐ型の第２ウエル２７を形成する。
【００２３】
このとき、ホウ素（Ｂ）又はＢＦ2等を用いて注入される不純物は、半導体基板２１のマスク２４が形成されない部分にも注入され、第１ウエル２５を貫通して、第１ウエル２５下部にｐ型の埋め込み領域２６が形成される。埋め込み領域２６は、第２ウエル２７と接しておらず、不連続的に形成される。第２ウエル２７は、不純物が第１ウエル２５及びマスク２４を貫通して形成されるので、第１ウエル２５と自己整合される。
【００２４】
前記１次イオン注入では、第２ウエル２７の深い部分の不純物濃度を高くするのでウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜２３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル２５の表層部の不純物濃度を調節できるので、パンチスルー(punch through)を抑制する。
【００２５】
図６（Ａ）及び図６（Ｂ）は、従来のＢＩＬＬＩレトログレードツインウエルにおける深さと不純物濃度との関係を示すグラフである。図６（Ａ）は、第１ウエル２５及び埋め込み領域２６における深さによる不純物濃度の変化を示し、図６（Ｂ）は第２ウエル２７における深さによる不純物濃度の変化を示す。なお、図６（Ａ）において、曲線ａは第１ウエル２５の不純物濃度を示し、曲線ｂは埋め込み領域２６の不純物濃度を示す。
【００２６】
図６（Ａ）において、第１ウエル２５では、半導体基板２１の表面から深くなるほどｎ型の不純物濃度が増加し、０．６〜０．８μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。埋め込み領域２６のｐ型の不純物濃度は、第１ウエル２５のｎ型の不純物濃度が減少する領域で増加し、２．５〜３．０μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。
【００２７】
また、図６（Ｂ）において、第２ウエル２７では、ｎ型の不純物濃度は、半導体基板２１の表面から深くなるほど増加して、０．８〜１．２μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。
【００２８】
上述のとおり、ＢＩＬＬＩレトログレートツインウエル形成方法では、第１ウエル２５を形成するときに用いたマスク２４を除去せず、高いエネルギでマスク２４を貫通するように不純物をイオン注入して、第２ウエル２７を第１ウエル２５と自己整合するように形成するので、ウエルのデザインルールを縮小して、素子の集積度を向上させることができる。
【００２９】
【発明が解決しようとする課題】
しかし、ＢＩＬＬＩレトログレードツインウエル形成方法では、第１ウエル２５の下部に注入される不純物イオンのドーズ量が６×１０１２／ｃｍ２より高い時には、チャネルストップ部にイオン注入による欠陥が発生する。この欠陥は半導体基板２１表面側に成長して、ディスロケーション(dislocation：転位)が発生するため、第１ウエル２５と半導体基板２１との接合面で漏洩電流が発生する。また、第２ウエル２７の表層部の不純物濃度は、マスク２４として用いられるフォトレジストの厚さの変化に敏感に影響されるので、その再現性が低下するという問題点があった。
【００３０】
本発明は、このような従来の課題に鑑みてなされたもので、第１ウエルに対して第２ウエルを自己整合するように形成することができ、第１ウエルと半導体基板との接合面から漏洩電流が発生することを防止することができ、第２ウエルの表層部の不純物濃度の調節が容易であり、その再現性を向上させ得るツインウエル形成方法を提供することにある。
【００３１】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係るツインウエル形成方法は、半導体基板にフィールド絶縁膜を形成して素子活性領域を形成し、前記半導体基板の所定の素子活性領域を露出させるように、第１マスクを形成するステップと、前記第１マスクをイオン注入マスクとして用いて、前記半導体基板が露出した部分に、第１導電型の不純物を、注入エネルギ及びドーズ量を変化させながら連続して複数回イオン注入することにより、第１ウエルを形成するステップと、前記第１ウエル及び第１マスクを貫通するように、第２導電型の不純物を、１×１０ １２ 〜６×１０ １２ ／ｃｍ ２ のドーズ量でイオン注入し、前記第１ウエルの下部と離隔する第１埋め込み領域、及び前記フィールド酸化膜の下部と接し、前記第１ウエルと自己整合した第２埋め込み領域を形成するステップと、前記第１マスクを除去し、前記半導体基板上の前記第１ウエルが形成されていない部分を露出させた第２マスクを形成するステップと、前記第２マスクをイオン注入マスクとして用いて、前記半導体基板が露出した部分に、第２導電型の不純物を、１×１０ １３ 〜５×１０ １３ ／ｃｍ ２ のドーズ量で、前記第２埋め込み領域より深い領域にイオン注入し、さらに、１×１０ １２ 〜５×１０ １２ ／ｃｍ ２ のドーズ量で、前記第２埋め込み領域より浅い領域にイオン注入することにより、前記第２埋め込み領域を間に含む第２ウエルを形成するステップとを順次実施する。
【００３２】
請求項２に記載の発明では、前記第１及び第２埋め込み領域を形成するステップにおいて、前記第２導電型の不純物を、１．３〜１．７ＭｅＶのエネルギでイオン注入する。
【００３３】
請求項３に記載の発明では、前記第２ウエルを形成するステップにおいて、前記第２導電型の不純物を、４５０〜５５０ｋｅＶのエネルギで、前記第２埋め込み領域より深い領域にイオン注入し、３０〜５０ｋｅＶのエネルギで、前記第２埋め込み領域より浅い領域にイオン注入する。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。図１（Ａ）〜図１（Ｃ）は、本発明に係るツインウエル形成方法の一実施の形態を示す図であり、製造工程の各段階における素子の構造を示す断面図である。
【００３５】
まず、図１（Ａ）に示したように、ｐ型又はｎ型の半導体基板３１の所定部分に、ＳＴＩ（Shallow Trench Isolation）方法又はＬＯＣＯＳ（Local Oxidation of Silicon）方法によりフィールド酸化膜３３を形成して、素子活性領域を形成する。
【００３６】
次に、半導体基板３１上に、フォトレジストを２．３〜２．７μｍの厚さで塗布し、露光及び現像して、所定の活性領域を露出させる第１マスク３４を形成する。
【００３７】
第１マスク３４をイオン注入マスクとして用いて、半導体基板３１が露出した部分にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、ｎ型の第１ウエル３５を形成する。具体的には、リン（Ｐ）又はヒ素（Ａｓ）等を６５０〜７５０ｋｅＶの高エネルギ及び１×１０１３〜５×１０１３／ｃｍ２程度のドーズ量で１次イオン注入し、２００〜３００ｋｅＶのエネルギ及び１×１０１２〜５×１０１２／ｃｍ２程度のドーズ量で２次イオン注入し、引き続き、５０〜１５０ｋｅＶの低エネルギ及び１×１０１２〜５×１０１２／ｃｍ２程度のドーズ量で３次イオン注入する。これにより、深さによって不純物濃度が変わる第１ウエル３５を形成する。
【００３８】
前記１次イオン注入では、第１ウエル３５の深い部分の不純物濃度が高くなるので、ウエルの抵抗を低くすることができ、ＣＭＯＳトランジスタのラッチアップ耐性を向上させる。２次イオン注入では、フィールド酸化膜３３の下部のチャネルストップ効果を向上させる。３次イオン注入では、第１ウエル３５表層部の不純物濃度を調節できるので、パンチスルー(punch through)を抑制する。
【００３９】
次に、図１（Ｂ）に示すように、半導体基板３１にホウ素（Ｂ）又はＢＦ２等のｐ型不純物を、１．３〜１．７ＭｅＶのエネルギ及び１×１０１２〜６×１０１２／ｃｍ２程度のドーズ量でイオン注入し、第１及び第２埋め込み領域３６、３７を形成する。
【００４０】
このとき、イオン注入エネルギが大きいので、第１埋め込み領域３６は、第１ウエル３５の下方に形成され、第２埋め込み領域３７は、第１マスク３４を貫通してフィールド酸化膜３３の下部と接触し、かつ、第１ウエル３５に対して自己整合するように形成される。したがって、第１埋め込み領域３６と第２埋め込み領域３７とは不連続に形成される。
【００４１】
第２埋め込み領域３７がフィールド酸化膜３３の下部と接触するように形成されるので、以後に形成されるｎＭＯＳトランジスタのチャネルストップ効果を向上させる。
【００４２】
また、第１埋め込み領域３６は、注入される不純物の最大ドーズ量が６×１０１２／ｃｍ２であるので、イオン注入による欠陥が発生しない。したがって、第１ウエル３５と半導体基板３１との接合面でディスロケーションが発生せず、漏洩電流の発生を防止できる。
【００４３】
次に、図１（Ｃ）に示すように、第１マスク３４を除去する。そして、半導体基板３１上に、フォトレジストを２．３〜２．７μｍの厚さで塗布し、露光及び現像して、半導体基板３１の第１ウエル３５が形成されていない部分を露出させる第２マスク３８を形成する。
【００４４】
第２マスク３８をイオン注入マスクとして用いて、半導体基板３１が露出した部分、すなわち、第２埋め込み領域３７が形成された部分に、ホウ素（Ｂ）又はＢＦ２等によりｐ型不純物を、注入エネルギ及びドーズ量を変化させて連続して複数回イオン注入し、第２埋め込み領域３７を含むようにｐ型の第２ウエル３９を形成する。
【００４５】
具体的には、ホウ素（Ｂ）又はＢＦ２等を用いて、４５０〜５５０ｋｅＶの高エネルギ及び１×１０１３〜５×１０１３／ｃｍ２程度のドーズ量で１次イオン注入することにより、第２埋め込み領域３７より深い位置に領域３９ａを形成し、引き続き、３０〜５０ｋｅＶの低エネルギ及び１×１０１２〜５×１０１２／ｃｍ２程度のドーズ量で２次イオン 注入することにより、第２埋め込み領域３７より浅い位置に領域３９ｂを形成して、深さによって不純物濃度が変わる第２ウエル３９を形成する。
【００４６】
このとき、第２マスク３８が誤整列しても、第１ウエル３５と第２ウエル３９とはフィールド酸化膜３３の下部で重複又は離隔しないので、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのチャネルストップ効果が低下することを防止することができる。また、半導体基板３１が露出した部分に、第２埋め込み領域３７より浅い位置に２次イオンを注入するので、第２ウエル３９の表層部の不純物濃度を容易に調節可能であり、その再現性を向上させることができる。
【００４７】
図２（Ａ）及び図（Ｂ）は、本実施の形態に係るツインウエル形成方法よって製造されたツインウエルにおける深さと不純物濃度との関係を示すグラフである。図２（Ａ）は、第１ウエル３５及び第１埋め込み領域３６における深さによる不純物濃度の変化を示し、図２（Ｂ）は、第２ウエル３９における深さによる不純物濃度の変化を示す。なお、図２（Ａ）の曲線ａは第１ウエル３５の不純物濃度を示し、曲線ｂは第１埋め込み領域３６の不純物濃度を示す。
【００４８】
図２（Ａ）において、第１ウエル３５では、半導体基板３１の表面から深くなるほどｎ型の不純物濃度が増加し、０．６〜０．８μｍ程度の深さで、１×１０１７〜５×１０１７／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。ｐ型の不純物が注入された第１埋め込み領域３６では、第１ウエル３５のｎ型の不純物濃度が低下する領域で増加し、１．５〜２．０μｍ程度の深さで、１×１０１７／ｃｍ ３ 程度の高濃度のピークを示す。これにより、抵抗が低下するので、ラッチアップが抑制される。また、第１埋め込み領域３６の不純物濃度の方が低いが、これは、第１埋め込み領域３６を形成する時に注入する不純物のドーズ量が６×１０１２／ｃｍ２より少ないためである。これにより、第１ウエル３５と半導体基板３１との接合面でディスロケーションが発生せず、漏洩電流の発生が抑制される。
【００４９】
図２（Ｂ）において、第２ウエル３９は、半導体基板３１の表面から深くなるほどｎ型の不純物濃度が増加し、０．８〜１．０μｍ程度の深さで、１×１０17〜５×１０17／ｃｍ ３ 程度の高濃度のピークを示した後、低下する。これにより、抵抗が低下するので、ラッチアップが抑制される。
【００５０】
上述のとおり、本実施の形態に係るツインウエル形成方法は、第１マスク３４をイオン注入マスクとして用いてｎ型不純物を注入することにより第１ウエル３５を形成した後、第１マスク３４を貫通するようにｐ型不純物を注入して、フィールド酸化膜３３の下部と接触し、第１ウエル３５と自己整合した第２埋め込み領域３７を形成し、さらに、第２マスク３８をイオン注入マスクとして用いてｐ型不純物をイオン注入することにより、第２埋め込み領域３７を含む第２ウエル３９を形成する。
【００５１】
【発明の効果】
以上説明したように、本発明の請求項１の発明に係るツインウエル形成方法によれば、第１ウエルに対して第２ウエルを自己整合するように形成できる。したがって、ウエルのデザインルールを縮小して、素子の集積度を向上させることができる。
【００５２】
請求項２の発明に係るツインウエル形成方法では、請求項１に係る発明の効果に加えて、第１埋め込み領域を形成するとき、不純物のドーズ量が少ないので、イオン注入による欠陥の発生を抑制できるため、第１ウエルと半導体基板との接合面で漏洩電流が発生することを防止することができる。
【００５３】
請求項３の発明に係るツインウエル形成方法では、請求項１に係る発明の効果に加えて、半導体基板が露出した部分に不純物をイオン注入するので、第２ウエルの表層部の不純物濃度の調節が容易であり、その再現性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係るツインウエル形成方法の一実施の形態を示す図であり、製造工程の各段階における素子の構造を示す断面図である。
【図２】本実施の形態に係るツインウエル形成方法よって製造されたツインウエルにおける深さと不純物濃度との関係を示すグラフである。
【図３】従来のレトログレードツインウエル形成方法を示す素子の部分断面図である。
【図４】従来のレトログレートツインウエルにおける深さと不純物濃度との関係を示すグラフである。
【図５】従来のＢＩＬＬＩレトログレードツインウエル形成方法を示す素子の部分断面図である。
【図６】従来のＢＩＬＬＩレトログレードツインウエルにおける深さと不純物濃度との関係を示すグラフである。
【符号の説明】
３１：半導体基板
３３：フィールド絶縁膜
３４：第１マスク
３５：第１ウエル
３６：第１埋め込み領域
３７：第２埋め込み領域
３８：第２マスク
３９：第２ウエル
Claims (3)
- 半導体基板にフィールド絶縁膜を形成して素子活性領域を形成し、前記半導体基板の所定の素子活性領域を露出させるように、第１マスクを形成するステップと、
前記第１マスクをイオン注入マスクとして用いて、前記半導体基板が露出した部分に、第１導電型の不純物を、注入エネルギ及びドーズ量を変化させながら、連続して複数回イオン注入することにより、第１ウエルを形成するステップと、
前記第１ウエル及び第１マスクを貫通するように、第２導電型の不純物を、１×１０ 12 〜６×１０ 12 ／ｃｍ 2 のドーズ量でイオン注入し、前記第１ウエルの下部と離隔する第１埋め込み領域、及び前記フィールド酸化膜の下部と接し、前記第１ウエルと自己整合した第２埋め込み領域を形成するステップと、
前記第１マスクを除去し、前記半導体基板上の前記第１ウエルが形成されていない部分を露出させた第２マスクを形成するステップと、
前記第２マスクをイオン注入マスクとして用いて、前記半導体基板が露出した部分に、第２導電型の不純物を、１×１０ １３ 〜５×１０ １３ ／ｃｍ 2 のドーズ量で前記第２埋め込み領域より深い領域にイオン注入し、さらに、１×１０ １２ 〜５×１０ １２ ／ｃｍ 2 のドーズ量で、前記第２埋め込み領域より浅い領域にイオン注入することにより、前記第２埋め込み領域を間に含む第２ウエルを形成するステップとを、
順次実施することを特徴とするツインウエル形成方法。 - 前記第１及び第２埋め込み領域を形成するステップにおいて、前記第２導電型の不純物を、１．３〜１．７ＭｅＶのエネルギでイオン注入することを特徴とする請求項１に記載のツインウエル形成方法。
- 前記第２ウエルを形成するステップにおいて、前記第２導電型の不純物を、４５０〜５５０ｋｅＶのエネルギで、前記第２埋め込み領域より深い領域にイオン注入し、３０〜５０ｋｅＶのエネルギで、前記第２埋め込み領域より浅い領域にイオン注入することを特徴とする請求項１又は請求項２に記載のツインウエル形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR16234/1998 | 1998-05-07 | ||
| KR1019980016234A KR100262011B1 (ko) | 1998-05-07 | 1998-05-07 | 트윈 웰의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330269A JPH11330269A (ja) | 1999-11-30 |
| JP3899431B2 true JP3899431B2 (ja) | 2007-03-28 |
Family
ID=19537085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10969399A Expired - Fee Related JP3899431B2 (ja) | 1998-05-07 | 1999-04-16 | ツインウエル形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6133081A (ja) |
| JP (1) | JP3899431B2 (ja) |
| KR (1) | KR100262011B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100260559B1 (ko) * | 1997-12-29 | 2000-07-01 | 윤종용 | 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법 |
| US7575969B2 (en) * | 2000-03-02 | 2009-08-18 | Texas Instruments Incorporated | Buried layer and method |
| US6767809B2 (en) * | 2002-11-19 | 2004-07-27 | Silterra Malayisa Sdn. Bhd. | Method of forming ultra shallow junctions |
| KR101132298B1 (ko) | 2005-06-30 | 2012-04-05 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| US7642181B2 (en) * | 2006-01-30 | 2010-01-05 | Atmel Corporation | LOCOS self-aligned twin well with a co-planar silicon surface |
| US7541250B2 (en) * | 2006-03-07 | 2009-06-02 | Atmel Corporation | Method for forming a self-aligned twin well region with simplified processing |
| US7521312B2 (en) * | 2007-01-05 | 2009-04-21 | Atmel Corporation | Method and system for creating self-aligned twin wells with co-planar surfaces in a semiconductor device |
| US20090042377A1 (en) * | 2007-08-08 | 2009-02-12 | Seetharaman Sridhar | Method for forming self-aligned wells to support tight spacing |
| TWI364798B (en) * | 2008-03-21 | 2012-05-21 | Vanguard Int Semiconduct Corp | Semiconductor device and fabrication method thereof |
| US20100009527A1 (en) * | 2008-07-14 | 2010-01-14 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit system employing single mask layer technique for well formation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5573963A (en) * | 1995-05-03 | 1996-11-12 | Vanguard International Semiconductor Corporation | Method of forming self-aligned twin tub CMOS devices |
| JP3386101B2 (ja) * | 1996-08-29 | 2003-03-17 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100223926B1 (ko) * | 1996-10-30 | 1999-10-15 | 구본준 | 반도체 소자의 웰 형성 방법 |
-
1998
- 1998-05-07 KR KR1019980016234A patent/KR100262011B1/ko not_active IP Right Cessation
-
1999
- 1999-04-07 US US09/287,365 patent/US6133081A/en not_active Expired - Lifetime
- 1999-04-16 JP JP10969399A patent/JP3899431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330269A (ja) | 1999-11-30 |
| KR19990084464A (ko) | 1999-12-06 |
| KR100262011B1 (ko) | 2000-07-15 |
| US6133081A (en) | 2000-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050218 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050303 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050316 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050414 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050506 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |