JP3189872B2 - 半導体デバイスの三重ウェル形成方法 - Google Patents

半導体デバイスの三重ウェル形成方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板に三重
ウェルを形成する半導体デバイスの三重ウェル形成方法
に関する。
【０００２】
【従来の技術】半導体デバイスを製造するために、半導
体基板に多数のウェルを多様な形態に形成する必要があ
る場合がある。図４および図５は、従来提案されてい
る、半導体基板内に三重ウェルを形成する方法を工程順
に示す断面図である。この方法では、まず図４（ａ）に
示すように、シリコンからなる半導体基板１上にフォト
リソ工程を実施してフォトレジストマスク２を形成した
後、このフォトレジストマスク２をマスクとして燐
（Ｐ）等のＮ型不純物３を高エネルギで半導体基板１に
イオン注入することにより、半導体基板１内に選択的に
Ｎ型シールド領域形成用の不純物注入層４を形成する。
【０００３】次に、フォトレジストマスク２を除去した
後、再度図４（ｂ）に示すようにフォトレジストマスク
５を形成し、このフォトレジストマスク５をマスクとし
てホウ素（Ｂ）等のＰ型不純物６を半導体基板１にイオ
ン注入することにより、半導体基板１内に不純物注入層
４より僅か狭く、かつ浅くＰウェル領域形成用の不純物
注入層７を形成する。
【０００４】次いで、フォトレジストマスク５を除去し
た後、図４（ｃ）に示すようにフォトレジストマスク８
を新たに形成し、このフォトレジストマスク８をマスク
として燐（Ｐ）等のＮ型不純物９を半導体基板１にイオ
ン注入することにより、半導体基板１内に不純物注入層
４，７より一側方に離れてＮウェル領域形成用の不純物
注入層１０を形成する。
【０００５】次に、フォトレジストマスク８を除去した
後、図５（ａ）に示すようにフォトレジストマスク１１
を新たに形成し、このフォトレジストマスク１１をマス
クとしてホウ素（Ｂ）等のＰ型不純物１２を半導体基板
１にイオン注入することにより、不純物注入層４と不純
物注入層１０間の半導体基板部分および、これと反対側
で不純物注入層４に隣接する半導体基板部分にＰウェル
領域形成用の不純物注入層１３，１４を形成する。
【０００６】その後、熱処理して各不純物注入層４，
７，１０，１３，１４の不純物を拡散させることによ
り、図５（ｂ）に示すように、図の左側から順にＰウェ
ル領域１３ａ、Ｎ型シールド領域４ａ、Ｐウェル領域１
４ａ、Ｎウェル領域１０ａを形成し、Ｎ型シールド領域
４ａ内にはＰウェル領域７ａを形成する。
【０００７】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の技術では、深いシールド領域４ａを形成するた
めに高エネルギイオン注入を行うので、基板１に欠陥が
多く発生して、素子特性を低下させる問題点があった。
また、Ｎウェル領域１０ａとＮ型シールド領域４ａの深
さが異なるので、両領域１０ａ，４ａを形成するための
マスク工程やイオン注入工程を別工程としなければなら
ず、工程が複雑になる問題点があった。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、次のような半導体デバイスの三重ウェル
形成方法とする。まず、第１導電型の半導体基板の選択
された表面部に第２導電型の不純物領域を形成する。次
に、前記半導体基板上の全面にエピタキシャル層を形成
する。次に、前記エピタキシャル層に前記第２導電型の
不純物領域上において第２導電型のシールド領域を形成
するとともに、このシールド領域から離間した部分の前
記エピタキシャル層に第２導電型の第１ウェル領域を形
成する。次に、前記第２導電型のシールド領域内に第１
導電型の第２ウェル領域を形成するとともに、前記第２
導電型のシールド領域と前記第２導電型の第１ウェル領
域間の前記エピタキシャル層に第１導電型の第３ウェル
領域を形成する。
【０００９】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体デバイスの三重ウェル形成方法の実施の形態
を詳細に説明する。図１ないし図３は本発明の実施の形
態を工程順に示す断面図である。本発明の実施の形態で
は、まず図１（ａ）に示すように、シリコンからなるＰ
型半導体基板２１の表面に酸化膜からなる第１のマスク
パターン２２を形成し、この第１のマスクパターン２２
をマスクとして燐（Ｐ）等のＮ型不純物２３をイオン注
入することにより、半導体基板２１の選択された表面部
にＮ型の不純物注入層２４を形成する。次に、第１のマ
スクパターン２２を除去した後、図１（ｂ）に示すよう
に半導体基板２１上の全面にＰ型のエピタキシャル層２
５を成長させる。このとき、不純物注入層２４の不純物
が拡散して、半導体基板２１の選択された表面部にＮ型
の不純物領域２４ａが形成される。同時に、不純物はエ
ピタキシャル層２５内にも上方拡散し、したがって不純
物領域２４ａはエピタキシャル層２５内にも広がって形
成される。
【００１０】次に、図２（ａ）に示すように、エピタキ
シャル層２５上にフォトレジストで第２のマスクパター
ン２６を形成し、この第２のマスクパターン２６をマス
クとして燐（Ｐ）等のＮ型不純物２７をイオン注入する
ことにより、エピタキシャル層２５内に前記不純物領域
２４ａ上においてＮ型の不純物注入層２８を形成し、同
時にこの不純物注入層２８から離れた部分のエピタキシ
ャル層２５に同様のＮ型不純物注入層２９を形成する。
このとき、不純物注入層２８，２９の深さは、その後の
熱処理で不純物注入層２８の不純物が下方に拡散したと
き、この不純物（換言すればこの不純物で形成されるシ
ールド領域）が既に形成された前記不純物領域２４ａに
接する程度に決める。その後、熱処理を行い不純物注入
層２８，２９の不純物を拡散させることにより、図２
（ｂ）に示すように、エピタキシャル層２５に、不純物
領域２４ａ上においてＮ型のシールド領域２８ａを形成
し、同時にこのシールド領域２８ａから離れてＮウェル
領域（第１ウェル領域）２９ａを形成する。
【００１１】次に、第２のマスクパターン２６に代えて
図３（ａ）に示すようにフォトレジストで第３のマスク
パターン３０をエピタキシャル層２５上に形成し、この
第３のマスクパターン３０をマスクとしてホウ素（Ｂ）
等のＰ型不純物３１をイオン注入することにより、シー
ルド領域２８ａ内にＰ型の不純物注入層３２を形成する
とともに、シールド領域２８ａとＮウェル領域２９ａ間
のエピタキシャル層２５にＰ型の不純物注入層３３を形
成し、さらにこのＰ型不純物注入層３３と反対側でシー
ルド領域２８ａと隣接してＰ型の不純物注入層３４をエ
ピタキシャル層２５内に形成する。その後、熱処理を行
って不純物注入層３２，３３，３４の不純物を拡散させ
ることにより、図３（ｂ）に示すように、シールド領域
２８ａ内にＰウェル領域（第２ウェル領域）３２ａを形
成するとともに、シールド領域２８ａとＮウェル領域２
９ａ間のエピタキシャル層２５にＰウェル領域（第３ウ
ェル領域）３３ａを形成し、さらにこのＰウェル領域３
３ａと反対側でシールド領域２８ａと隣接する部分のエ
ピタキシャル層２５にＰウェル領域３４ａを形成する。
このとき、シールド領域２８ａもエピタキシャル層２５
内を更に下方に延び、Ｎ型の不純物領域２４ａに接する
ようになる。
【００１２】このような製造方法によれば、シールド領
域２８ａの下に予め同一導電型の不純物領域２４ａを形
成しておくことにより、シールド領域２８ａは浅く形成
することが可能となり、 （１）シールド領域２８ａを形成するためのイオン注入
は高エネルギイオン注入を行う必要がなくなるので、基
板の欠陥を減らすことができる。 （２）Ｎ型シールド領域２８ａとＮウェル領域２９ａを
同時に形成することが可能となり、工程を単純化でき
る。 （３）高温、長時間の熱拡散工程を実施しなくてすむの
で、工程時間を短縮できる。 （４）Ｎ型シールド領域２８ａの下端の濃度が高いの
で、ラッチアップおよびソフトエラーに対する耐性がよ
くなる。という効果が得られる。
【００１３】なお、このような本発明に類似する技術と
して特開平７−２３５５５０号公報に開示される技術が
あるが、これは基板表面にベースの抵抗値を下げるため
に埋込層を形成するものであり、さらにエピタキシャル
層には同一導電型で真正ベース領域とベース電極取出し
領域を形成するものであり、したがって、本発明の分離
用のシールド領域をエピタキシャル層に形成し、このシ
ールド領域が浅くてすむように不純物領域を基板表面に
形成しておく技術とは大きく異なる。
【００１４】また、本発明と類似する他の技術として特
開昭６１−２１９１２８号公報に開示される技術がある
が、これは基板表面に形成した高濃度不純物層から上方
拡散させてエピタキシャル層にウェルを形成するもので
あり、やはり本発明とは大きく異なる。この公報の技術
では、ウェルを形成するとき、同時に他の領域がエピタ
キシャル層に形成されていない。本発明では、上記のよ
うにシールド領域と第１ウェル領域とを同時にエピタキ
シャル層に形成できる。
【００１５】
【発明の効果】以上のように本発明による半導体デバイ
スの三重ウェル形成方法によれば、基板の欠陥を減少さ
せることができるとともに、工程の単純化、工程時間の
短縮を図ることができ、さらにはラッチアップやソフト
エラー耐性を高めることができる。
【図面の簡単な説明】
【図１】本発明による半導体デバイスの三重ウェル形成
方法の実施の形態を示す断面図。
【図２】同実施の形態を示し、図１に続く工程を示す断
面図。
【図３】同実施の形態を示し、図２に続く工程を示す断
面図。
【図４】従来の三重ウェル形成方法を示す断面図。
【図５】同従来の方法を示し、図４に続く工程を示す断
面図。
【符号の説明】 ２１ Ｐ型半導体基板 ２２，２６，３０ 第１、第２、第３のマスクパター
ン ２３，２７ Ｎ型不純物 ２４ａ 不純物領域 ２５ エピタキシャル層 ２８ａ シールド領域 ２９ａ Ｎウェル領域 ３１ Ｐ型不純物 ３２ａ，３３ａ Ｐウェル領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−129429（ＪＰ，Ａ) 特開 平８−17941（ＪＰ，Ａ) 特開 昭60−101963（ＪＰ，Ａ) 特開 昭61−236153（ＪＰ，Ａ) 特開 昭62−119958（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に第１マスク
    パターンを形成し、これをマスクとして第２導電型の不
    純物をイオン注入することにより、前記半導体基板の選
    択された表面部に第２導電型の不純物領域を形成する工
    程と、 前記第１マスクパターンを除去した後、前記半導体基板
    上の全面に第１導電型のエピタキシャル層を形成する工
    程と、 前記エピタキシャル層上に第２マスクパターンを形成
    し、これをマスクとして第２導電型の不純物をイオン注
    入し熱処理することにより、前記エピタキシャル層に前
    記第２導電型の不純物領域上において第２導電型のシー
    ルド領域を形成するとともに、このシールド領域から離
    間して第２導電型の第１ウェル領域をエピタキシャル層
    に形成する工程と、 前記エピタキシャル層上に前記第２マスクパターンに代
    えて第３マスクパターンを形成し、これをマスクとして
    第１導電型の不純物をイオン注入し熱処理することによ
    り、前記第２導電型のシールド領域内に第１導電型の第
    ２ウェル領域を形成するとともに、前記シールド領域と
    前記第２導電型の第１ウェル領域間の前記エピタキシャ
    ル層に第１導電型の第３ウェル領域を形成し、さらにシ
    ールド領域を前記不純物領域に接触させる工程とを具備
    することを特徴とする半導体デバイスの三重ウェル形成
    方法。
  2. 【請求項２】 請求項１記載の半導体デバイスの三重ウ
    ェル形成方法において、前記第１マスクパターンは酸化
    膜からなることを特徴とする半導体デバイスの三重ウェ
    ル形成方法。
  3. 【請求項３】 請求項１記載の半導体デバイスの三重ウ
    ェル形成方法において、前記第２マスクパターンと前記
    第３マスクパターンはフォトレジストからなることを特
    徴とする半導体デバイスの三重ウェル形成方法。
  4. 【請求項４】 請求項１記載の半導体デバイスの三重ウ
    ェル形成方法において、前記第２導電型はＮ型であり、
    第１導電型はＰ型であることを特徴とする半導体デバイ
    スの三重ウェル形成方法。
  5. 【請求項５】 請求項１記載の半導体デバイスの三重ウ
    ェル形成方法において、第２導電型のシールド領域およ
    び第１ウェル領域を形成するためにはＮ型不純物をイオ
    ン注入し、 第１導電型の第２ウェル領域及び第３ウェル領域を形成
    するためにはＰ型不純物をイオン注入することを特徴と
    する半導体デバイスの三重ウェル形成方法。
  6. 【請求項６】 請求項１記載の半導体デバイスの三重ウ
    ェル形成方法において、前記第２導電型のシールド領域
    を形成する際の不純物のイオン注入の深さは、注入され
    た不純物が以降の工程で熱を受けて拡散されて、既に形
    成された前記第２導電型の不純物領域と互いに接する程
    度に決めることを特徴とする半導体デバイスの三重ウェ
    ル形成方法。
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