JPS62293665A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特に
、バイポーラトランジスタとＭＯＳトランジスタとを有
する半導体集積回路装置の製造に適用して有効な技術に
関するものである。

〔従来の技術〕

近年、この種の半導体集積回路装置として、バイポーラ
−ＣＭＯＳ　Ｌ　Ｓ　Ｉ　　（Ｂｉ−ＣＭＯＳ　Ｌ　Ｓ
　Ｉ　）の研究開発が盛んに行われている（例えば１日
経エレクトロニクス、　１９８６年３月ｌＯ日号、　Ｐ
、１９９〜Ｐ。

２１７）。

本発明者は、このＢｉ−０ＭＯ３ＬＳＩの製造方法につ
いて検討した。以下は公知とされた技術ではないが、本
発明者によって検討された技術であり、その概要は次の
とおりである。

すなわち、まず第１の方法では、半導体基板にＭＯＳト
ランジスタとバイポーラトランジスタのベース領域とを
フィールド絶縁膜により互いに分離された状態で形成す
る０次に前記ＭＯＳトランジスタのゲート酸化時に前記
ベース領域の表面に形成された絶縁膜の一部をエツチン
グにより除去した後、全面に多結晶Ｓｉ膜を形成する１
次にこの多結晶Ｓｉ膜に例えばヒ素をドープした後、こ
の多結晶Ｓｉ膜をパターンニングして、形成すべきエミ
ッタ領域に対応する部分のみを残す。次にこの状態でア
ニールを行うことにより、前記多結晶Ｓｉ膜中のヒ素を
半導体基板中に拡散させて、前記ベース領域中にエミッ
タ領域を形成する。次に全面に絶縁膜を形成した後、こ
の絶縁膜の所定部分をエツチング除去して、前記ＭＯＳ
トランジスタのソース領域及びドレイン領域用のコンタ
クトホールを形成すると共に、前記バイポーラトランジ
スタのエミッタ領域上に設けられた前記多結晶Ｓｉ膜及
びベース領域のコンタクトホールを形成する。

次に、前記ＭＯＳトランジスタの素子寸法が例えば１μ
ｍ程度に微細化するとソース領域及びドレイン領域の接
合深さが浅くなり、このため前記ソース領域及びドレイ
ン領域のコンタクトホールがフィールド絶縁膜に接して
形成された場合には。

このコンタクトホール部を通じて設けられる電極と基板
との間にリーク又は短絡が生じたり、アロイスパイクに
より電極の耐熱性の劣化が生じやすい。これらを防止す
るため、前記コンタクト部にソース領域及びドレイン領
域と同一導電型の不純物を深くドープする。すなわち、
コンタクトドーピングを行う。

また、第２の方法においては、バイポーラトランジスタ
のベース領域を予め形成した状態でＭＯＳトランジスタ
のソース領域及びドレイン領域並びに前記バイポーラト
ランジスタのエミッタ領域を一回のイオン打ち込みによ
り同時に形成する。

そして、上述と同様にコンタクトドーピングを行う。

〔発明が解決しようとする問題点〕

しかしながら、上述の第１の方法では、エミッタ領域の
形成のために多結晶Ｓ１膜の形成からそのパターンニン
グに至る工程が必要であり、このため工程数が多いとい
う問題がある。また、第２の方法では、コンタクトホー
ルの形成のためのフォトリソグラフィ一工程における露
光時のマスク合わせ余裕を見込んでエミッタ領域の面積
を広くしなければならないため、高集積密度化を図るこ
とが難しいのみならず、バイポーラトランジスタの高周
波特性が良好でないという問題がある。

本発明の目的は５製造工程の簡略化を図ることが可能な
技術を提供することにある。

本発明の他の目的は、バイポーラトランジスタ及びＭＯ
Ｓトランジスタの高集積密度化並びにバイポーラトラン
ジスタの高周波特性の向上を図ることが可能な技術を提
供することにある６本発明の前記ならびにその他の目的
と新規な特徴は、本明細書の記述及び添付図面によって
明らかになるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、バイポーラトランジスタのエミッタ領域の形
成のだ吟の不純物ドーピング又はベース領域のコンタク
トドーピングと、ＭＯＳトランジスタのソース領域及び
ドレイン領域のコンタクトドーピングとを同一工程で行
うようにしている。

〔作　用〕

上記した手段によれば、少なくとも一回の不純物ドーピ
ング工程を省略することができるので。

製造工程の簡略化を図ることができる。また、エミッタ
領域を最小加工寸法程度に小さくすることが可能となる
ので、バイポーラトランジスタの高集積密度化及び高周
波特性の向上を図ることができる。さらに、ＭＯＳトラ
ンジスタの占有面積を低減することができるので、高集
積密度化を図ることができる。

〔実施例〕

以下１本発明の構成について、一実施例に基づき図面を
参照しながら説明する。

なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。

第１図に示すように、まず例えばＰ型Ｓｉ基板のような
半導体基板ｌ中に例えばイオン打ち込みにより例えばｎ
”型の埋め込み層２１．２２及び例えばｐ゛型の埋め込
み層３１〜３３を互いに隣接して形成する。

次に第２図に示すように、前記半導体基板１上に例えば
エピタキシャル成長により例えばｎ−型のＳｉエピタキ
シャル層４を形成した後、この３１工ピタキシヤル層４
中に例えばイオン打ち込みにより例えばｎウェル５１．
５２及びｐウェル６１〜６３をそれぞれ埋め込み層２１
．２２及び埋め込み層３１〜３３に対応して形成する。

なお第２図における一点鎖線は、前記エピタキシャル成
長前の半導体基板１の表面を示す。

次に第３図に示すように、前記Ｓ１工ピタキシヤル層４
の表面を選択的に熱酸化することにより例えばＳｉＯ２
膜のようなフィールド絶縁膜７を形成した後、このフィ
ールド絶縁膜７で囲まれた活性領域表面に例えば熱酸化
により例えばＳｉＯ２膜のような絶縁膜８を形成する。

次に例えばＣＶＤにより全面に例えば多結晶Ｓ１膜を形
成した後、この多結晶Ｓｉ膜を所定形状にパターンニン
グしてゲート電極９．１０を形成する。次にｐウェル６
２以外の領域表面を例えばフォトレジスト（図示せず）
で覆った状態でゲート電極９をマスクとしてｎ型不純物
をＰウェル６２中にイオン打ち込みすることにより１例
えばゴ型のソース領域１１及びドレイン領域１２をゲー
ト電極９に対してセルファラインに形成する。次に、同
様にしてゲート電極１０をマスクとしてｐ型不純物をｎ
ウェル５２中にイオン打ち込みすることにより１例えば
Ｐ“型のソース領域１３及びドレイン領域１４をゲート
電極１０に対してセルファラインに形成する。なお、前
記ゲート電極９、ソース領域１１及びドレイン領域１２
によりｎチャネルＭＯＳトランジスタ１５が構成され、
前記ゲート電極１０、ソース領域１３及びドレイン領域
１４によりｐチャネルＭＯＳトランジスタ１６が構成さ
れている。次に、同様にしてＰ型不純物をｎウェル５１
中にイオン打ち込みすることにより、例えばｐ型のベー
ス領域１７を形成する。次に、同様にしてｎ型不純物を
ｎウェル５１中にイオン打ち込みすることにより。

例えばｎ０型のコレクタ取り出し領域１８を形成する。

次に例えばゲート電極９．１０の下方の部分を除いて絶
縁膜８をエツチング除去した後、第４図に示すように、
全面に例えばリンシリケートガラス（ＰＳＧ）膜のよう
な絶縁膜１９を形成する。

次に、この絶縁膜１９の所定部分をエツチング除去して
コンタクトホール１９ａ〜１９ｇを形成する。次に、こ
れらのうちコンタクトホール１９ａ、１９ｂ、１９ｆ、
１９ｇを覆うように例えばフォトレジスト２０を形成し
た後、このフォトレジスト２０をマスクとしてｎ型不純
物をイオン打ち込みすることにより、前記コンタクトホ
ール１９ｃ。

１９ｄ、１９ｅを通じて前記ベース領域１７、ソース領
域１１及びドレイン領域１２中にｎ型不純物を導入する
。なおこのイオン打ち込みは、ｎ型不純物として例えば
リンを用い１例えば加速エネルギー５０ｋｅＶ、ドーズ
量１×１０＋６／ｃ１１？の条件で行う。次に前記フォ
トレジスト２ｏを除去した後、例えば９５０℃で２０分
間アニールを行うことにより、前記ｎ型不純物の電気的
活性化及び引き伸ばし拡散を行い、これによって前記ベ
ース領域１７中に例えばｎ゛型のエミッタ領域２１を形
成すると共に、前記ソース領域１１及びドレイン領域１
２に例えばｎ゛型のコンタクトドーピング部２２．２３
を形成する。なお、前記エミッタ領域２１、ベース領域
１７及びこのベース領域１７の下方におけるｎウェル５
１から成るコレクタ領域によりｎｐｎバイポーラトラン
ジスタ２４が構成されている。

前記ｎ型不純物のイオン打ち込みにより、ｎｐｎバイポ
ーラトランジスタ２４のエミッタ領域２１の形成のため
の不純物ドーピングと、ｎチャネルＭｏＳトランジスタ
１５のソース領域１１及びドレイン領域１２のためのコ
ンタクトドーピングとを同一の工程で同時に行うことが
でき、このため製造工程の簡略化を図ることができる。

また、前記コンタクトドーピング部２２．２３によりア
ロイスパイクによる不良の発生を防止することができる
ので、後述の電極３２．３３の耐熱性の向上を図ること
ができる。さらに、コンタクトホール１９ｄ、１９ｅが
フィールド絶縁１１１７に接して形成された場合におい
ても、前記コンタクトドーピング部２２．２３によって
、電極３２．３３と半導体基板１との間にリーク又は短
絡が生ずるのを効果的に防止することができる。このた
め、コンタクトホール１９ｄ、１９ｅをフィールド絶縁
膜７に接して設けることにより、ｎチャネルＭＯＳトラ
ンジスタ１５の占有面積を低減することができるので、
高集積密度化を図ることができる。

さらにまた、前記エミッタ領域２１は、前記コンタクト
ホール１９ｃを通じてｎ型不純物をドープすることによ
り形成しているので、このコンタクトホール１９ｃの最
小加工寸法と同程度にエミッタ領域２１を微細化するこ
とができる。従って。

ｎｐｎバイポーラトランジスタ２４の占有面積の低減に
より高集積密度化を図ることができると共に、高周波特
性の向上を図ることができる。

次に第５図に示すように、前記コンタクトホール１９ａ
、１９ｃ、１９ｄ、１９ｅを例えばフォトレジスト２５
で覆った後、このフォトレジスト２５をマスクとして上
述と同様にしてｐ型不純物を前記コンタクトホール１９
ｂ、１９ｆ、１９ｇを通じて前記ベース領域１７．ソー
ス領域１３及びドレイン領域１４中にイオン打ち込みす
る１次に前記フォトレジスト２５を除去した後、上述と
同様にアニールを行うことにより前記Ｐ型不純物の電気
的活性化及び引き伸ばし拡散を行い、これによって前記
ベース領域１７に例えばＰ゛型のべ一入コンタクトドー
ピング部２６を形成すると共に、前記ソース領域１３及
びドレイン領域１４に例えばｐ°型のコンタクトドーピ
ング部２７．２８を形成する。このイオン打ち込みによ
り、ｎｐｎバイポーラトランジスタ２４のベースコンタ
クトドーピング部２６と、ｐチャネルＭＯＳトランジス
タ１６のソース領域１３及びドレイン領域１４のコンタ
クトドーピング部２７．２８とを同一の工程で同時に形
成することができるので、製造工程の簡略化を図ること
ができる。また、前記コンタクトドーピング部２６−２
７．２８によりアロイスパイクによる不良の発生を防止
することができるので、後述の電極３０．３４．３５の
耐熱性の向上を図ることができる。さらに、コンタクト
ホール１９ｂ、１９ｆ、１９ｇがフィールド絶縁膜７に
接して形成された場合においても、これらのコンタクト
ドーピング部２６．２７．２８によって。

電極３０．３４．３５と半導体基板１との間にリーク又
は短絡が生ずるのを効果的に防止することができる。こ
のため、これらのコンタクトホール１９１．１９ｇをフ
ィールド絶縁膜７に接して設けることにより、Ｐチャネ
ルＭＯＳトランジスタ１６の占有面積を低減することが
でき、このため高集積密度化を図ることができる。同様
に、前記ベースコンタクトドーピング部２６をフィール
ド絶縁膜７に接して設けることができるので、ベース領
域１７の占有面積の低減によりｎ、　ｐ　ｎバイポーラ
トランジスタ２４の占有面積を低減することができ、従
って高集積密度化を図ることができる。

この後、第６図に示すように、前記コンタクトホール１
９ａ〜１９ｇを通じて例えばＡ１膜から成る電ｔ！２９
〜３５を形成して、目的とするＢ上−０ＭＯ３ＬＳＩを
完成させる。

以上１本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。

例えば、本発明はＢｉ−ＣＭＯ３構造の論理ＬＳＩ、ス
タチックＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）、ダイナミックＲＡＭその他の各種半導体集
積回路装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、半導体集積回路装置の製造工程の簡略化を図
ることができると共に、バイポーラトランジスタ及びＭ
ＯＳトランジスタの高集積密度化並びにバイポーラトラ
ンジスタの高周波特性の向上を図ることができる。

【図面の簡単な説明】

第１図〜第６図は１本発明の一実施例によるＢｉ−０Ｍ
Ｏ３ＬＳＩの製造方法を工程順に示す断面図である。 図中、１・・・半導体基板、２＋　、２２．３＋〜３３
・・・埋め込み層、４・・・Ｓｉエピタキシャル層、５
１．５２・・・ｎウェル、６．〜６３・・・Ｐウェル、
７・・・フィールド絶縁膜、８，１９・・・絶縁膜、９
，１０・・ゲート電極、１１．１３・・・ソース領域、
１２．１４・・・ドレイン領域、１５・・・ｎチャネル
ＭＯＳトランジスタ、１６・・・ＰチャネルＭＯＳトラ
ンジスタ、１７・・・ベース領域、１８・・・コレクタ
取り出し領域、２１・・・エミッタ領域、２２．２３．
２６〜２８・・コンタクトドーピング部、２４・・・ｎ
ｐｎバイポーラトランジスタ、２９〜３５・・・電極で
ある。

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタとＭＯＳトランジスタとを
   有する半導体集積回路装置の製造方法であって、前記バ
   イポーラトランジスタのエミッタ領域の形成のための不
   純物ドーピング又はベース領域のコンタクトドーピング
   と、前記ＭＯＳトランジスタのソース領域及びドレイン
   領域のコンタクトドーピングとを同一工程で行うように
   したことを特徴とする半導体集積回路装置の製造方法。 ２、前記バイポーラトランジスタの前記エミッタ領域の
   形成のための前記不純物ドーピングと、前記ＭＯＳトラ
   ンジスタの前記ソース領域及び前記ドレイン領域の前記
   コンタクトドーピングとを同一のイオン打ち込み工程で
   行うようにしたことを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置の製造方法。 ３、前記バイポーラトランジスタがｎｐｎバイポーラト
   ランジスタであり、前記ＭＯＳトランジスタがｎチャネ
   ルＭＯＳトランジスタであることを特徴とする特許請求
   の範囲第１項又は第２項記載の半導体集積回路装置の製
   造方法。 ４、前記バイポーラトランジスタの前記ベース領域の前
   記コンタクトドーピングと、前記ＭＯＳトランジスタの
   前記ソース領域及び前記ドレイン領域の前記コンタクト
   ドーピングとを同一のイオン打ち込み工程で行うように
   したことを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置の製造方法。 ５、前記バイポーラトランジスタがｎｐｎバイポーラト
   ランジスタであり、前記ＭＯＳトランジスタがｐチャネ
   ルＭＯＳトランジスタであることを特徴とする特許請求
   の範囲第１項又は第４項記載の半導体集積回路装置の製
   造方法。 ６、前記半導体集積回路装置がバイポーラ−ＣＭＯＳＬ
   ＳＩであることを特徴とする特許請求の範囲第１項〜第
   ５項のいずれか一項記載の半導体集積回路装置の製造方
   法。