JPH0273628A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0273628A JPH0273628A JP63223630A JP22363088A JPH0273628A JP H0273628 A JPH0273628 A JP H0273628A JP 63223630 A JP63223630 A JP 63223630A JP 22363088 A JP22363088 A JP 22363088A JP H0273628 A JPH0273628 A JP H0273628A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にＣＭＯＳデ
バイスのコンタクト部形成方法に関するものである。
バイスのコンタクト部形成方法に関するものである。
従来のこの種のＣＭＯＳデバイスのコンタクト部の形成
方法を、第２図にその工程断面図を示して述べる。
方法を、第２図にその工程断面図を示して述べる。
先ず、第２図（ａ）に示す如く、Ｐ型シリコン基板１表
面部所定位置に、Ｎウェル層２及びＮチャネルのソース
・ドレイン拡散層３を夫々形成すると共に、上記Ｎウェ
ル層２の表面部に、Ｐチャネルのソース・ドレイン拡散
層４を形成し、上記基板１上には、ソース・ドレイン拡
散層３．４上に、夫々個別にコンタクトホール５ａ、５
ｂを有する絶縁１ｌ１５を形成する。
面部所定位置に、Ｎウェル層２及びＮチャネルのソース
・ドレイン拡散層３を夫々形成すると共に、上記Ｎウェ
ル層２の表面部に、Ｐチャネルのソース・ドレイン拡散
層４を形成し、上記基板１上には、ソース・ドレイン拡
散層３．４上に、夫々個別にコンタクトホール５ａ、５
ｂを有する絶縁１ｌ１５を形成する。
その後、第２回申）に示す如く、ホトリソグラフィ技術
を以てＰチャネルのソース・ドレイン拡散層４上のコン
タクトホール５ｂを、ホトレジスト膜６でマスクした後
、Ｎチャネルのソース・ドレイン拡散層３上のコンタク
トホール５ａに、コンタクト部の抵抗値を下げるために
、例えばリン等の不純物をイオン注入法により注入して
、基Ｆｉｌ内に拡散Ｎ７を形成する。
を以てＰチャネルのソース・ドレイン拡散層４上のコン
タクトホール５ｂを、ホトレジスト膜６でマスクした後
、Ｎチャネルのソース・ドレイン拡散層３上のコンタク
トホール５ａに、コンタクト部の抵抗値を下げるために
、例えばリン等の不純物をイオン注入法により注入して
、基Ｆｉｌ内に拡散Ｎ７を形成する。
続いて、第２図（Ｃ１に示す如く、上記ホトレジス１−
１１１６を除去した後、ホトリソグラフィ技術を以てＮ
チャネルのソース・ドレイン拡散層３上のコンタクトホ
ール５ａを、ホトレジスト膜８でマスクした後、Ｐチャ
ネルのソース・ドレイン拡散層４上のコンタクトホール
５ｂに、コンタクト部の抵抗値を下げるため、例えばボ
ロン等の不純物をイオン注入法により注入し、Ｎウェル
層２内に拡散層９を形成する。
１１１６を除去した後、ホトリソグラフィ技術を以てＮ
チャネルのソース・ドレイン拡散層３上のコンタクトホ
ール５ａを、ホトレジスト膜８でマスクした後、Ｐチャ
ネルのソース・ドレイン拡散層４上のコンタクトホール
５ｂに、コンタクト部の抵抗値を下げるため、例えばボ
ロン等の不純物をイオン注入法により注入し、Ｎウェル
層２内に拡散層９を形成する。
しかる後、第２図（ｄ＋に示す如く、上記ホトレジスト
膜８を除去した後、絶縁膜５を含む基板１全面に、メタ
ル配線ＩＯを堆積形成して半導体装置を完成していた。
膜８を除去した後、絶縁膜５を含む基板１全面に、メタ
ル配線ＩＯを堆積形成して半導体装置を完成していた。
然し乍ら、上述した従来方法においては、コンタクト部
の形成に際して、Ｎチャネル領域とＰチャネル領域とで
イオン注入を打ち分ける必要性からマスク合せが２度必
要になるため、作業工程が煩雑化し、而も絶縁膜５の段
差によるメタル配線１０のカバレージ不良が発生し、メ
タル配線１０に断線が生じるという問題点があった。
の形成に際して、Ｎチャネル領域とＰチャネル領域とで
イオン注入を打ち分ける必要性からマスク合せが２度必
要になるため、作業工程が煩雑化し、而も絶縁膜５の段
差によるメタル配線１０のカバレージ不良が発生し、メ
タル配線１０に断線が生じるという問題点があった。
本発明の目的は、上述の問題点に鑑み、１度のマスク合
せによりコンタクト部が形成できると共に、メタル配線
のカバレージが向上できる半導体装置の製造方法を提供
するものである。
せによりコンタクト部が形成できると共に、メタル配線
のカバレージが向上できる半導体装置の製造方法を提供
するものである。
本発明は上述した目的を達成するため、第１導電型の基
板上に形成されると共に、下層に第１導電型のソース・
ドレイン拡散層及び第２導電型のウェル層をＩｌ１次存
する第１のコンタクトホールと下層に第２導電型のソー
ス・ドレイン拡散層を有する第２のコンタクトホールと
が形成された絶縁膜上に、ポリシリコン膜及び第１導電
型の不純物を高濃度に含む不純物層を順次積層形成する
工程と、上記第２のコンタクトホール近傍の上記不純物
層を選択的に除去した後、上記第２のコンタクトホール
近傍の上記ポリシリコン膜に、第導電型の不純物をイオ
ン注入する工程と、その後、熱処理による上記不純物層
の熱拡散により第１のコンタクトホール近傍の上記ポリ
シリコン膜に、第１導電型の不純物を導入する工程と、
上記不純物層を除去した後、上記ポリシリコン膜を上記
第１及び第２のコンタクトホール内のみ残して除去する
工程と、しかる後、上記基板上に、メタル配線を堆積形
成する工程とを含むものである。
板上に形成されると共に、下層に第１導電型のソース・
ドレイン拡散層及び第２導電型のウェル層をＩｌ１次存
する第１のコンタクトホールと下層に第２導電型のソー
ス・ドレイン拡散層を有する第２のコンタクトホールと
が形成された絶縁膜上に、ポリシリコン膜及び第１導電
型の不純物を高濃度に含む不純物層を順次積層形成する
工程と、上記第２のコンタクトホール近傍の上記不純物
層を選択的に除去した後、上記第２のコンタクトホール
近傍の上記ポリシリコン膜に、第導電型の不純物をイオ
ン注入する工程と、その後、熱処理による上記不純物層
の熱拡散により第１のコンタクトホール近傍の上記ポリ
シリコン膜に、第１導電型の不純物を導入する工程と、
上記不純物層を除去した後、上記ポリシリコン膜を上記
第１及び第２のコンタクトホール内のみ残して除去する
工程と、しかる後、上記基板上に、メタル配線を堆積形
成する工程とを含むものである。
本発明においては、異なる導電型のソース・ドレイン拡
散層の第１及び第２のコンタクトホールが形成された絶
縁膜上に、ポリシリコン膜と不純物層とを順次積層形成
した後、第１及び第２のコンタクト部の抵抗値を下げる
ために、第２のコンタクト部においては、不純物層を選
択除去した後の不純物のイオン注入を以て行ない、第１
のコンタクト部の場合は、不純物層の熱拡散を以て行な
うので、第１及び第２のコンタクト部の形成が、不純物
層の選択除去の際の１度のマスク合せで可能となり、而
も第１及び第２のコンタクトホール内には、ポリシリコ
ン膜が堆積されるので、絶縁膜の段差が小さくなる。
散層の第１及び第２のコンタクトホールが形成された絶
縁膜上に、ポリシリコン膜と不純物層とを順次積層形成
した後、第１及び第２のコンタクト部の抵抗値を下げる
ために、第２のコンタクト部においては、不純物層を選
択除去した後の不純物のイオン注入を以て行ない、第１
のコンタクト部の場合は、不純物層の熱拡散を以て行な
うので、第１及び第２のコンタクト部の形成が、不純物
層の選択除去の際の１度のマスク合せで可能となり、而
も第１及び第２のコンタクトホール内には、ポリシリコ
ン膜が堆積されるので、絶縁膜の段差が小さくなる。
本発明方法に係る一実施例を第１図に、その工程断面図
を示して説明する。
を示して説明する。
先ず、第１図ｆａ＋に示す如く、Ｐ型シリコン基板１０
１表面部所定位置に、Ｎウェル層１０２及びＮチャネル
のソース・ドレイン拡散層１０３を夫夫形成し、上記Ｎ
ウェル層１０２の表面部に、Ｐチャネルのソース・ドレ
イン拡散層１０４を形成すると共に、上記基板１０１上
には、上記ソースドレイン拡散層１０３，１０４上にお
いて、コンタクトホール１０５ａ、１０５ｂを、夫々個
別に存する絶縁１１１１０５を形成して、Ｎチャネル領
域２０１及びＰチャネル領域２０２を夫々形成する。
１表面部所定位置に、Ｎウェル層１０２及びＮチャネル
のソース・ドレイン拡散層１０３を夫夫形成し、上記Ｎ
ウェル層１０２の表面部に、Ｐチャネルのソース・ドレ
イン拡散層１０４を形成すると共に、上記基板１０１上
には、上記ソースドレイン拡散層１０３，１０４上にお
いて、コンタクトホール１０５ａ、１０５ｂを、夫々個
別に存する絶縁１１１１０５を形成して、Ｎチャネル領
域２０１及びＰチャネル領域２０２を夫々形成する。
次に、第１図（ｂｌに示す如く、上記絶縁膜１０５を含
む基板１０１全面に、２０００〜５０００人厚程度のポ
リシリコン膜１０６を、ＣＶＤ法を用いて堆積形成後、
このポリシリコン膜１０６上に、 ２０００〜５０００
人厚程度のボロン等の不純物を含んだ不純物層、例えば
Ｂ５Ｇ１１１０７とホトレジスト膜１０８とを順次積層
形成する。
む基板１０１全面に、２０００〜５０００人厚程度のポ
リシリコン膜１０６を、ＣＶＤ法を用いて堆積形成後、
このポリシリコン膜１０６上に、 ２０００〜５０００
人厚程度のボロン等の不純物を含んだ不純物層、例えば
Ｂ５Ｇ１１１０７とホトレジスト膜１０８とを順次積層
形成する。
そして、第１図（Ｃ）に示す如く、ホトリソグラフィ技
術を用いて、Ｐチャネル領域２０２上のホトレジストＭ
１０８のみ残るようにバターニングし、このホトレジス
ト膜１０８をマスクとして、Ｎチャネル領域２０１上の
Ｂ５Ｇ１１１０７をエツチング除去する。その後、同じ
（上記ホトレジスト膜１０８をマスクとして、Ｎチャネ
ル領域２０１上の露出したポリシリコン膜１０６に、そ
の抵抗値を下げるために、例えばＩ Ｘ １０”ｔｏｎ
ｓ ／−程度の高濃度のリン等の不純物を、イオン注入
法を以て注入する。
術を用いて、Ｐチャネル領域２０２上のホトレジストＭ
１０８のみ残るようにバターニングし、このホトレジス
ト膜１０８をマスクとして、Ｎチャネル領域２０１上の
Ｂ５Ｇ１１１０７をエツチング除去する。その後、同じ
（上記ホトレジスト膜１０８をマスクとして、Ｎチャネ
ル領域２０１上の露出したポリシリコン膜１０６に、そ
の抵抗値を下げるために、例えばＩ Ｘ １０”ｔｏｎ
ｓ ／−程度の高濃度のリン等の不純物を、イオン注入
法を以て注入する。
続いて、第１図（ｄｉに示す如く、上記ホトレジスト膜
１０８を除去した後、８００〜９００℃の熱処理を行な
い、Ｐチャネル領域２０２上のポリシリコン１１５１１
０６に、ＢＳＧ膜１０７からボロン等の不純物を導入し
て、このポリシリコン１１１１０６の抵抗値を下げる。
１０８を除去した後、８００〜９００℃の熱処理を行な
い、Ｐチャネル領域２０２上のポリシリコン１１５１１
０６に、ＢＳＧ膜１０７からボロン等の不純物を導入し
て、このポリシリコン１１１１０６の抵抗値を下げる。
更に、第１図（ｅｌに示す如く、上記ＢＳＧ膜１０７を
除去した後、ポリシリコン膜１０６上に、ＣＶＤ法を以
て酸化膜１１１を形成し、コンタクト部の溝を埋め、ポ
リシリコン膜１０６の段差をなくす。
除去した後、ポリシリコン膜１０６上に、ＣＶＤ法を以
て酸化膜１１１を形成し、コンタクト部の溝を埋め、ポ
リシリコン膜１０６の段差をなくす。
次いで、第１図（「）に示す如く、上記酸化膜１１１と
共に、ポリシリコン１１０６を、ＲＩＥ法を用いてエツ
チングし、ポリシリコン膜１０６を、コンタクトホール
１０５ａ、１０５ｂ内のみ残す。
共に、ポリシリコン１１０６を、ＲＩＥ法を用いてエツ
チングし、ポリシリコン膜１０６を、コンタクトホール
１０５ａ、１０５ｂ内のみ残す。
しかる後、第１図（幻に示す如く、基板１０１上全面に
、メタル配！１１２を積層形成して、半導体装置を完成
する。
、メタル配！１１２を積層形成して、半導体装置を完成
する。
以上説明したように本発明によれば、互いに異なる導電
型のソース・ドレイン拡散層の第１及び第２のコンタク
トホールが形成された絶縁膜上に、ポリシリコン膜及び
不純物層を１頑次堆積形成した後、第２のコンタクト部
の抵抗値を下げるために、上記不純物層の選択除去後の
不純物のイオン注入を行なうと共に、第１のコンタクト
部の抵抗値低減のために、不純物層の熱拡散によるその
不純物の導入を行なうので、第１及び第２のコンタクト
部の形成が、不純物層選択除去時の１度のマスク合せで
できるため、作業工程の簡便化に伴い作業性が向上でき
る。又、第１及び第２のコンタクトホール内には、ポリ
シリコン膜が堆積されるので、コンタクト部における絶
縁膜の段差が小さ（なるため、メタル配線のカバレージ
が向上でき、よって、断線が防止できる他、固相エピタ
キシャルの発生によるコンタクト部でのオーミック不良
が防止でき、製造歩留りが向上できる等の特有の効果に
より上述の課題を解決し得る。
型のソース・ドレイン拡散層の第１及び第２のコンタク
トホールが形成された絶縁膜上に、ポリシリコン膜及び
不純物層を１頑次堆積形成した後、第２のコンタクト部
の抵抗値を下げるために、上記不純物層の選択除去後の
不純物のイオン注入を行なうと共に、第１のコンタクト
部の抵抗値低減のために、不純物層の熱拡散によるその
不純物の導入を行なうので、第１及び第２のコンタクト
部の形成が、不純物層選択除去時の１度のマスク合せで
できるため、作業工程の簡便化に伴い作業性が向上でき
る。又、第１及び第２のコンタクトホール内には、ポリ
シリコン膜が堆積されるので、コンタクト部における絶
縁膜の段差が小さ（なるため、メタル配線のカバレージ
が向上でき、よって、断線が防止できる他、固相エピタ
キシャルの発生によるコンタクト部でのオーミック不良
が防止でき、製造歩留りが向上できる等の特有の効果に
より上述の課題を解決し得る。
第１図は本発明方法に係る一実施例を示す工程断面図、
第２図は従来方法の工程断面図である。 １０１・・・Ｐ型シリコン基板、１０２・・・Ｎウェル
［１，１０３，１０４・・・ソース・ドレイン拡散層、
１０５・・・絶縁膜、１０５ａ、１０５ｂ・・・コンタ
クトホール、１０６・・・ポリシリコン膜、１０７・・
・ＢＳＧＭ（不純物層） １０８・・・ホトレジスト
膜、１１１・・・酸化膜、１１２・・・メタル配線。 槌采ざ禾の工程断面図 第２図
第２図は従来方法の工程断面図である。 １０１・・・Ｐ型シリコン基板、１０２・・・Ｎウェル
［１，１０３，１０４・・・ソース・ドレイン拡散層、
１０５・・・絶縁膜、１０５ａ、１０５ｂ・・・コンタ
クトホール、１０６・・・ポリシリコン膜、１０７・・
・ＢＳＧＭ（不純物層） １０８・・・ホトレジスト
膜、１１１・・・酸化膜、１１２・・・メタル配線。 槌采ざ禾の工程断面図 第２図
Claims (1)
- 【特許請求の範囲】 第１導電型の基板上に形成されると共に、下層に第１導
電型のソース・ドレイン拡散層及び第２導電型のウェル
層を順次有する第１のコンタクトホールと下層に第２導
電型のソース・ドレイン拡散層を有する第２のコンタク
トホールとが形成された絶縁膜上に、ポリシリコン膜及
び第１導電型の不純物を高濃度に含む不純物層を順次積
層形成する工程と、 上記第２のコンタクトホール近傍の上記不純物層を選択
的に除去した後、上記第２のコンタクトホール近傍の上
記ポリシリコン膜に、第２導電型の不純物をイオン注入
する工程と、 その後、熱処理による上記不純物層の熱拡散により第１
のコンタクトホール近傍の上記ポリシリコン膜に、第１
導電型の不純物を導入する工程と上記不純物層を除去し
た後、上記ポリシリコン膜を上記第１及び第２のコンタ
クトホール内のみ残して除去する工程と、 しかる後、上記基板上に、メタル配線を堆積形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223630A JPH0273628A (ja) | 1988-09-08 | 1988-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223630A JPH0273628A (ja) | 1988-09-08 | 1988-09-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273628A true JPH0273628A (ja) | 1990-03-13 |
Family
ID=16801215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223630A Pending JPH0273628A (ja) | 1988-09-08 | 1988-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203523A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568675A (en) * | 1978-11-17 | 1980-05-23 | Toshiba Corp | Fabrication of complementary mos transistor |
| JPS5975653A (ja) * | 1982-10-22 | 1984-04-28 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1988
- 1988-09-08 JP JP63223630A patent/JPH0273628A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568675A (en) * | 1978-11-17 | 1980-05-23 | Toshiba Corp | Fabrication of complementary mos transistor |
| JPS5975653A (ja) * | 1982-10-22 | 1984-04-28 | Nec Corp | 半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02203523A (ja) * | 1989-02-02 | 1990-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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