JPH04368171A - Bi−CMOS集積回路の製造方法 - Google Patents
Bi−CMOS集積回路の製造方法Info
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- JPH04368171A JPH04368171A JP14438291A JP14438291A JPH04368171A JP H04368171 A JPH04368171 A JP H04368171A JP 14438291 A JP14438291 A JP 14438291A JP 14438291 A JP14438291 A JP 14438291A JP H04368171 A JPH04368171 A JP H04368171A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はBi−CMOS集積回路
の製造方法に関するものである。
の製造方法に関するものである。
【0002】
【従来の技術】従来Bi−CMOS集積回路を製造する
には、はじめに半導体基板上に素子分離領域を形成した
のち、ゲート電極を形成し、NチャネルMOSFET、
PチャネルMOSFETそれぞれのソース−ドレイン拡
散層を形成する。つぎに層間絶縁膜を堆積し、コンタク
トを開口し、アルミ配線を形成してCMOS集積回路の
素子部が完成する。さらにバイポーラトランジスタのベ
ース−エミッタ−コレクタを形成する工程を追加しなけ
ればならなかった。
には、はじめに半導体基板上に素子分離領域を形成した
のち、ゲート電極を形成し、NチャネルMOSFET、
PチャネルMOSFETそれぞれのソース−ドレイン拡
散層を形成する。つぎに層間絶縁膜を堆積し、コンタク
トを開口し、アルミ配線を形成してCMOS集積回路の
素子部が完成する。さらにバイポーラトランジスタのベ
ース−エミッタ−コレクタを形成する工程を追加しなけ
ればならなかった。
【0003】バイポーラトランジスタのベースを形成す
るには、MOSFET領域をマスクするためのレジスト
工程を必要とする。
るには、MOSFET領域をマスクするためのレジスト
工程を必要とする。
【0004】エミッタを形成するには、CVD法により
全面に酸化膜を堆積したのち、エミッタ予定領域に開口
をもつレジストパターンを形成する。レジストをマスク
として酸化膜をエッチングしたのち、全面にエミッタ電
極となるポリシリコンを堆積する。つぎにAsイオンを
注入して押し込み拡散してエミッタを形成する。そのあ
と再びエミッタ予定領域に形成したレジストパターンを
マスクとしてAsイオンがドープされたポリシリコンを
選択エッチングしてエミッタ電極を形成する。
全面に酸化膜を堆積したのち、エミッタ予定領域に開口
をもつレジストパターンを形成する。レジストをマスク
として酸化膜をエッチングしたのち、全面にエミッタ電
極となるポリシリコンを堆積する。つぎにAsイオンを
注入して押し込み拡散してエミッタを形成する。そのあ
と再びエミッタ予定領域に形成したレジストパターンを
マスクとしてAsイオンがドープされたポリシリコンを
選択エッチングしてエミッタ電極を形成する。
【0005】
【発明が解決しようとする課題】従来のBi−CMOS
集積回路の製造方法は、一般的なCMOS集積回路の製
造工程に、バイポーラトランジスタの製造工程が追加さ
れるので、レジスト工程が増える。使用するマスク数が
増え、工程が複雑になるという欠点がある。
集積回路の製造方法は、一般的なCMOS集積回路の製
造工程に、バイポーラトランジスタの製造工程が追加さ
れるので、レジスト工程が増える。使用するマスク数が
増え、工程が複雑になるという欠点がある。
【0006】
【課題を解決するための手段】本発明のBi−CMOS
集積回路の製造方法は、半導体基板の一主面に第1の半
導体層を堆積する工程と、レジストをマスクとして前記
第1の半導体層を選択エッチングして、前記第1の半導
体層からなる電極を形成する工程と、全面に第1の絶縁
膜を堆積する工程と、レジストをマスクとしてNチャネ
ルMOSFET予定領域とバイポーラトランジスタのエ
ミッタおよびコレクタ電極予定領域との前記第1の絶縁
膜をエッチングしたのちN型不純物をイオン注入する工
程と、再度レジストをマスクとしてPチャネルMOSF
ET予定領域とバイポーラトランジスタのグラフトベー
ス予定領域との前記第1の絶縁膜をエッチングしたのち
N型不純物をイオン注入する工程とを含むものである。
集積回路の製造方法は、半導体基板の一主面に第1の半
導体層を堆積する工程と、レジストをマスクとして前記
第1の半導体層を選択エッチングして、前記第1の半導
体層からなる電極を形成する工程と、全面に第1の絶縁
膜を堆積する工程と、レジストをマスクとしてNチャネ
ルMOSFET予定領域とバイポーラトランジスタのエ
ミッタおよびコレクタ電極予定領域との前記第1の絶縁
膜をエッチングしたのちN型不純物をイオン注入する工
程と、再度レジストをマスクとしてPチャネルMOSF
ET予定領域とバイポーラトランジスタのグラフトベー
ス予定領域との前記第1の絶縁膜をエッチングしたのち
N型不純物をイオン注入する工程とを含むものである。
【0007】
【実施例】本発明の第1の実施例について、図1(a)
〜(d)を参照して説明する。
〜(d)を参照して説明する。
【0008】はじめにP型シリコン基板にN型およびP
型の埋込層を形成したのち、N型エピタキシャル層を成
長させるが、図面ではP型シリコン基板とN型およびP
型の埋込層とを省略した。
型の埋込層を形成したのち、N型エピタキシャル層を成
長させるが、図面ではP型シリコン基板とN型およびP
型の埋込層とを省略した。
【0009】はじめに図1(a)に示すように、N型エ
ピタキシャル層1上に、選択酸化法によりフィールド酸
化膜2を形成して素子分離領域を形成したのち、Pウェ
ル4を形成する。つぎに熱酸化法によりゲート酸化膜3
を形成して、真性ベース5を形成し、バイポーラトラン
ジスタ予定領域のゲート酸化膜3を除去したのち、CV
D法により全面に電極形成のための厚さ1000〜50
00Aのポリシリコン6を成長させる。つぎに,フォト
レジスト7をマスクとして反応性イオンエッチングを行
ない、ポリシリコン6からなる電極を形成する。
ピタキシャル層1上に、選択酸化法によりフィールド酸
化膜2を形成して素子分離領域を形成したのち、Pウェ
ル4を形成する。つぎに熱酸化法によりゲート酸化膜3
を形成して、真性ベース5を形成し、バイポーラトラン
ジスタ予定領域のゲート酸化膜3を除去したのち、CV
D法により全面に電極形成のための厚さ1000〜50
00Aのポリシリコン6を成長させる。つぎに,フォト
レジスト7をマスクとして反応性イオンエッチングを行
ない、ポリシリコン6からなる電極を形成する。
【0010】つぎに図1(b)に示すように、1012
〜1014cm−2の低濃度の31P+ および11B
+ をイオン注入して、N− 型拡散層9およびP−
型拡散層8を形成する。つぎにCVD法により全面に厚
さ1000〜5000Aの酸化膜10を成長させる。つ
ぎにフォトレジスト11をマスクとして、反応性イオン
エッチングによりバイポーラトランジスタのエミッタ−
コレクタ電極およびNチャネルMOSFETの酸化膜1
0を除去する。このときNチャネルMOSFETのゲー
ト電極の側面に酸化膜10からなるサイドウォール12
が形成される。
〜1014cm−2の低濃度の31P+ および11B
+ をイオン注入して、N− 型拡散層9およびP−
型拡散層8を形成する。つぎにCVD法により全面に厚
さ1000〜5000Aの酸化膜10を成長させる。つ
ぎにフォトレジスト11をマスクとして、反応性イオン
エッチングによりバイポーラトランジスタのエミッタ−
コレクタ電極およびNチャネルMOSFETの酸化膜1
0を除去する。このときNチャネルMOSFETのゲー
ト電極の側面に酸化膜10からなるサイドウォール12
が形成される。
【0011】つぎに1015〜1016cm−2の高濃
度の75As+ をイオン注入して、アニールすること
によりN+ 型拡散層13およびエミッタ14を形成す
る。このとき同時にバイポーラトランジスタのコレクタ
−エミッタ電極およびNチャネルMOSFETのゲート
電極にも75As+ がイオン注入されて、ポリシリコ
ン6からなるN型の各電極が形成される。
度の75As+ をイオン注入して、アニールすること
によりN+ 型拡散層13およびエミッタ14を形成す
る。このとき同時にバイポーラトランジスタのコレクタ
−エミッタ電極およびNチャネルMOSFETのゲート
電極にも75As+ がイオン注入されて、ポリシリコ
ン6からなるN型の各電極が形成される。
【0012】つぎに図1(c)に示すように、フォトレ
ジスト19をマスクとして酸化膜10をエッチングして
PチャネルMOSFETのサイドウォール15を形成し
たのち、11B+ をイオン注入してP+ 型拡散層1
6およびグラフトベース17を形成する。
ジスト19をマスクとして酸化膜10をエッチングして
PチャネルMOSFETのサイドウォール15を形成し
たのち、11B+ をイオン注入してP+ 型拡散層1
6およびグラフトベース17を形成する。
【0013】つぎに全面に層間絶縁膜18を堆積してか
らコンタクトを開口し、アルミ配線20を形成してBi
−CMOS集積回路の素子部が完成する。
らコンタクトを開口し、アルミ配線20を形成してBi
−CMOS集積回路の素子部が完成する。
【0014】つぎに本発明の第2の実施例について、図
2(a),(b)を参照して説明する。
2(a),(b)を参照して説明する。
【0015】図1(c)のグラフトベース17を形成し
たのち、図2(a)に示すように、全面に高融点金属と
してTi21をスパッタする。
たのち、図2(a)に示すように、全面に高融点金属と
してTi21をスパッタする。
【0016】つぎに図2(b)に示すように、ランプア
ニールすることにより拡散層および各電極の上にTiシ
リサイド22を形成する。そのあと第1の実施例と同様
の工程を経て、サリサイド構造のBi−CMOS集積回
路の素子部が完成する。
ニールすることにより拡散層および各電極の上にTiシ
リサイド22を形成する。そのあと第1の実施例と同様
の工程を経て、サリサイド構造のBi−CMOS集積回
路の素子部が完成する。
【0017】
【発明の効果】バイポーラトランジスタのエミッタとN
チャネルMOSFETとを同時に形成し、バイポーラト
ランジスタのグラフトベースとPチャネルMOSFET
とを同時に形成する。その結果、Bi−CMOS集積回
路の製造工程を短縮することができた。
チャネルMOSFETとを同時に形成し、バイポーラト
ランジスタのグラフトベースとPチャネルMOSFET
とを同時に形成する。その結果、Bi−CMOS集積回
路の製造工程を短縮することができた。
【0018】本発明ではPチャネルMOSFETのゲー
ト電極がP型ポリシリコンからなるので、より表面チャ
ネル型となって短チャネル効果が抑えられる。また各ト
ランジスタの電極は同一のポリシリコンからなるので、
平坦性が良く微細化に適するという効果がある。
ト電極がP型ポリシリコンからなるので、より表面チャ
ネル型となって短チャネル効果が抑えられる。また各ト
ランジスタの電極は同一のポリシリコンからなるので、
平坦性が良く微細化に適するという効果がある。
【0019】そのうえBi−CMOS集積回路の製造工
程が短縮され、歩留が向上した。
程が短縮され、歩留が向上した。
【図1】本発明の第1の実施例を工程順に示す断面図で
ある。
ある。
【図2】本発明の第2の実施例を工程順に示す断面図で
ある。
ある。
1 N型エピタキシャル層
2 フィールド酸化膜
3 ゲート酸化膜
4 Pウェル
5 真性ベース
6 ポリシリコン
7 フォトレジスト
8 P− 型拡散層
9 N− 型拡散層
10 酸化膜
11 フォトレジスト
12 サイドウォール
13 N+ 型拡散層
14 エミッタ
15 サイドウォール
16 P+ 型拡散層
17 グラフトベース
18 層間絶縁膜
19 フォトレジスト
20 アルミ配線
21 Ti
22 Tiシリサイド層
Claims (1)
- 【請求項1】 半導体基板の一主面に第1の半導体層
を堆積する工程と、レジストをマスクとして前記第1の
半導体層を選択エッチングして、前記第1の半導体層か
らなる電極を形成する工程と、全面に第1の絶縁膜を堆
積する工程と、レジストをマスクとしてNチャネルMO
SFET予定領域とバイポーラトランジスタのエミッタ
およびコレクタ電極予定領域との前記第1の絶縁膜をエ
ッチングしたのちN型不純物をイオン注入する工程と、
再度レジストをマスクとしてPチャネルMOSFET予
定領域とバイポーラトランジスタのグラフトベース予定
領域との前記第1の絶縁膜をエッチングしたのちN型不
純物をイオン注入する工程とを含むBi−CMOS集積
回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03144382A JP3104294B2 (ja) | 1991-06-17 | 1991-06-17 | Bi−CMOS集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03144382A JP3104294B2 (ja) | 1991-06-17 | 1991-06-17 | Bi−CMOS集積回路の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04368171A true JPH04368171A (ja) | 1992-12-21 |
JP3104294B2 JP3104294B2 (ja) | 2000-10-30 |
Family
ID=15360835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03144382A Expired - Fee Related JP3104294B2 (ja) | 1991-06-17 | 1991-06-17 | Bi−CMOS集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3104294B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0778895A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 半導体集積回路の製造方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR200483422Y1 (ko) * | 2015-07-03 | 2017-05-16 | 조선대학교산학협력단 | 장식등 겸용 수납함 |
JP6043903B1 (ja) * | 2016-02-06 | 2016-12-14 | 株式会社Pga | マグネットロック機構を備えたブック型携帯ケース100 |
-
1991
- 1991-06-17 JP JP03144382A patent/JP3104294B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0778895A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 半導体集積回路の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3104294B2 (ja) | 2000-10-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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