JPS6155783B2 - - Google Patents
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- JPS6155783B2 JPS6155783B2 JP54128031A JP12803179A JPS6155783B2 JP S6155783 B2 JPS6155783 B2 JP S6155783B2 JP 54128031 A JP54128031 A JP 54128031A JP 12803179 A JP12803179 A JP 12803179A JP S6155783 B2 JPS6155783 B2 JP S6155783B2
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- silicon layer
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- forming
- polycrystalline silicon
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 230000000295 complement effect Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Description
【発明の詳細な説明】
この発明は、ソース、ドレイン電極をポリシリ
コンで引き出すことによりアクテイブ領域の大幅
な縮小により寄生容量を低減し性能向上を図るこ
とができるようにした相補型MOS半導体装置の
製造方法に関する。
コンで引き出すことによりアクテイブ領域の大幅
な縮小により寄生容量を低減し性能向上を図るこ
とができるようにした相補型MOS半導体装置の
製造方法に関する。
相補型MOS構造を有する半導体装置は一般に
第１図に示すように、たとえば、Ｎ型Si基板１に
ウエル領域となるＰ型拡散層２が形成された後、
Ｐチヤンネル型MOSトランジスタ部のソースお
よびドレインとなるP+型拡散層３，４ならびに
Ｎチヤンネル型MOSトランジスタ部のソースお
よびドレインとなるN+型拡散層５，６が形成さ
れる。このとき、必要に応じてチヤンネルストツ
プのためのP+型拡散層７およびN+型拡散層８が
それぞれ形成される。
第１図に示すように、たとえば、Ｎ型Si基板１に
ウエル領域となるＰ型拡散層２が形成された後、
Ｐチヤンネル型MOSトランジスタ部のソースお
よびドレインとなるP+型拡散層３，４ならびに
Ｎチヤンネル型MOSトランジスタ部のソースお
よびドレインとなるN+型拡散層５，６が形成さ
れる。このとき、必要に応じてチヤンネルストツ
プのためのP+型拡散層７およびN+型拡散層８が
それぞれ形成される。
次に、基板表面に被着された酸化膜のうち、一
部が薄いゲート酸化膜９の上と、上記各ソースド
レイン上の酸化膜の中の開口面に電極、たとえ
ば、Alを付着することによつて、それぞれゲー
ト電極１０と、ソース／ドレイン電極１１が設置
される構造となつている。
部が薄いゲート酸化膜９の上と、上記各ソースド
レイン上の酸化膜の中の開口面に電極、たとえ
ば、Alを付着することによつて、それぞれゲー
ト電極１０と、ソース／ドレイン電極１１が設置
される構造となつている。
ところで、このような構造を有する相補型
MOS半導体装置を実現するに当たり、各々ソー
スドレイン領域は少なくとも各々のゲート電極直
下よりソースドレイン電極に至るまでの経路にお
いて必要であるので、パターン設計においては隣
接するトランジスタとの接続は、上記ソースドレ
インの拡散領域で行われることが多い。したがつ
て、高集積化にともなう接合容量の増大により動
作速度が制限される欠点を有していた。
MOS半導体装置を実現するに当たり、各々ソー
スドレイン領域は少なくとも各々のゲート電極直
下よりソースドレイン電極に至るまでの経路にお
いて必要であるので、パターン設計においては隣
接するトランジスタとの接続は、上記ソースドレ
インの拡散領域で行われることが多い。したがつ
て、高集積化にともなう接合容量の増大により動
作速度が制限される欠点を有していた。
この発明は、上記従来の欠点を除去するために
なされたもので、アクテイブ領域からのソースド
レイン電極をポリシリコンを引き出す構造とする
ことにより、ゲート領域の自己整合形成も可能な
ことから、アクテイブ領域が極めて縮小できると
ともに、大幅に寄生容量を低減し、性能向上およ
び高集積化を図ることができるメタルゲート構造
の相補型MOS半導体装置の製造方法を提供する
ことを目的とする。
なされたもので、アクテイブ領域からのソースド
レイン電極をポリシリコンを引き出す構造とする
ことにより、ゲート領域の自己整合形成も可能な
ことから、アクテイブ領域が極めて縮小できると
ともに、大幅に寄生容量を低減し、性能向上およ
び高集積化を図ることができるメタルゲート構造
の相補型MOS半導体装置の製造方法を提供する
ことを目的とする。
以下、この発明の相補型MOS半導体装置の製
造方法の実施例について図面に基づき説明する。
まず、第２図Ａに示すように、たとえば、Ｎ型Si
基板２１を酸化性雰囲気で表面酸化することによ
り、酸化シリコン膜２２を被着し、Ｐウエルとな
るべき領域を公知のフオトリソ技術により開口
し、ボロンのイオン打込みと、それに引き続く熱
処理によりＰ型拡散層２３を形成する。このと
き、同時にＰ型拡散層２３の表面には新たに酸化
膜２４が被着する。
造方法の実施例について図面に基づき説明する。
まず、第２図Ａに示すように、たとえば、Ｎ型Si
基板２１を酸化性雰囲気で表面酸化することによ
り、酸化シリコン膜２２を被着し、Ｐウエルとな
るべき領域を公知のフオトリソ技術により開口
し、ボロンのイオン打込みと、それに引き続く熱
処理によりＰ型拡散層２３を形成する。このと
き、同時にＰ型拡散層２３の表面には新たに酸化
膜２４が被着する。
次に、第２図Ｂのように、アクテイブ領域２５
を公知のフオトリソ技術にて開口し、ソースドレ
イン電極となるポリシリコン２６（第２図Ｃ）と
それに重畳する窒化膜２７をたとえばCVD法に
て、第２図Ｃに示すように被着させる。
を公知のフオトリソ技術にて開口し、ソースドレ
イン電極となるポリシリコン２６（第２図Ｃ）と
それに重畳する窒化膜２７をたとえばCVD法に
て、第２図Ｃに示すように被着させる。
次いで、第２図Ｄに示すように、ポリシリコン
２６の引出し配線を行うマスク領域２８を形成す
るために、ゲート領域２９とフイールド領域３０
の窒化膜２７を公知のフオトリソ技術にて除去
し、第２図Ｅに示すように熱酸化し、このフイー
ルド領域３０のポリシリコンを酸化シリコンに変
換して、選択酸化膜３１を形成する。
２６の引出し配線を行うマスク領域２８を形成す
るために、ゲート領域２９とフイールド領域３０
の窒化膜２７を公知のフオトリソ技術にて除去
し、第２図Ｅに示すように熱酸化し、このフイー
ルド領域３０のポリシリコンを酸化シリコンに変
換して、選択酸化膜３１を形成する。
次に、全面の窒化膜２７を除去し、第２図Ｆに
示すように、まず、Ｎチヤンネルのソースドレイ
ン電極３２（ポリシリコン２６）にたとえば、レ
ジストマスクを用いて、イオン打込みにてＮ型不
純物を注入し、次いで、Ｐチヤンネルのソースド
レイン電極３３（ポリシリコン２６）に、たとえ
ば、レジストをマスクにしてイオン打込みにて、
Ｐ型不純物を注入後、酸化性雰囲気にて熱処理
し、それぞれソースドレイン層３４，３５を形成
する。
示すように、まず、Ｎチヤンネルのソースドレイ
ン電極３２（ポリシリコン２６）にたとえば、レ
ジストマスクを用いて、イオン打込みにてＮ型不
純物を注入し、次いで、Ｐチヤンネルのソースド
レイン電極３３（ポリシリコン２６）に、たとえ
ば、レジストをマスクにしてイオン打込みにて、
Ｐ型不純物を注入後、酸化性雰囲気にて熱処理
し、それぞれソースドレイン層３４，３５を形成
する。
このとき、同時に新たに酸化シリコン３６が被
着し、ゲート領域３７を公知のフオトリソ技術に
て開口する。
着し、ゲート領域３７を公知のフオトリソ技術に
て開口する。
次に、第２図Ｇに示すごとく、ゲート酸化膜３
８を育成後、第２図Ｈのごとく、各ソースドレイ
ン電極のコンタクトホール３９，４０を開口し、
電極用メタル４１を蒸着し、公知のフオトリソ技
術で配線すれば、相補型MOS構造の半導体装置
が完成する。
８を育成後、第２図Ｈのごとく、各ソースドレイ
ン電極のコンタクトホール３９，４０を開口し、
電極用メタル４１を蒸着し、公知のフオトリソ技
術で配線すれば、相補型MOS構造の半導体装置
が完成する。
以上のように、この発明の相補型MOS半導体
装置の製造方法によれば、ソースドレイン電極を
ポリシリコンで引き出すことによつて、アクテイ
ブ領域が大幅に縮小され、高集積化と寄生容量の
低減による性能向上に寄与する効果は極めて大き
く、メタルゲート構造の相補型MOS半導体装置
を製造できるものである。
装置の製造方法によれば、ソースドレイン電極を
ポリシリコンで引き出すことによつて、アクテイ
ブ領域が大幅に縮小され、高集積化と寄生容量の
低減による性能向上に寄与する効果は極めて大き
く、メタルゲート構造の相補型MOS半導体装置
を製造できるものである。
第１図は従来の相補型構造を有する半導体装置
の構造を示す断面図、第２図Ａないし第２図Ｈは
それぞれこの発明の相補型MOS半導体装置の製
造方法の一実施例を説明するための工程説明図で
ある。 ２１…Ｎ型Si基板、２２…酸化シリコン膜、２
３…Ｐ型拡散層、２４…酸化膜、２５…アクテイ
ブ領域、２６…ポリシリコン、２７…窒化膜、２
８…マスク領域、２９…ゲート領域、３０…フイ
ールド領域、３１…選択酸化膜、３２，３３…ソ
ースドレイン電極、３４，３５…ソースドレイン
層、３６…酸化シリコン、３７…ゲート領域、３
８…ゲート酸化膜、３９，４０…コンタクトホー
ル、４１…電極用メタル。
の構造を示す断面図、第２図Ａないし第２図Ｈは
それぞれこの発明の相補型MOS半導体装置の製
造方法の一実施例を説明するための工程説明図で
ある。 ２１…Ｎ型Si基板、２２…酸化シリコン膜、２
３…Ｐ型拡散層、２４…酸化膜、２５…アクテイ
ブ領域、２６…ポリシリコン、２７…窒化膜、２
８…マスク領域、２９…ゲート領域、３０…フイ
ールド領域、３１…選択酸化膜、３２，３３…ソ
ースドレイン電極、３４，３５…ソースドレイン
層、３６…酸化シリコン、３７…ゲート領域、３
８…ゲート酸化膜、３９，４０…コンタクトホー
ル、４１…電極用メタル。
Claims (1)
- １ 一導電型半導体基板の選択された表面に逆導
電型の第１領域を拡散形成する工程と、前記半導
体基板の全表面に酸化膜を形成した後に選択的に
除去して前記第１領域の表面に第１開口部を形成
するとともに前記第１領域から所定の距離だけ離
間した前記半導体基板の表面に第２開口部を形成
する工程と、前記酸化膜上および前記第１開口部
と第２開口部に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層上に窒化膜を形成する
工程と、選択的に前記窒化膜を除去して前記第１
開口部と第２開口部上の窒化膜の一部に第３開口
部と第４開口部を形成しかつ同時にこの第３開口
部および第４開口部からそれぞれ所定の距離だけ
前記多結晶シリコン層上を延在するマスク領域を
形成する工程と、前記マスク領域以外の前記多結
晶シリコン層を酸化シリコン層に変換する工程
と、前記マスク領域を除去する工程と、前記半導
体基板から延存する多結晶シリコン層をレジスト
膜で覆つた後前記第１領域から延在する前記多結
晶シリコン層内に一導電型不純物をイオン注入す
る工程と、前記第１領域から延存する多結晶シリ
コン層をレジスト膜で覆つた後前記半導体基板か
ら延存する前記多結晶シリコン層内に逆導電型の
不純物をイオン注入する工程と、前記半導体基板
を酸化雰囲気中で熱処理して前記多結晶シリコン
層を電極に変換するとともに前記第１領域および
前記半導体基板のそれぞれにソースおよびドレイ
ン領域を形成する工程と、前記ソースおよびドレ
イン領域間上の酸化シリコンを除去した後ゲート
酸化膜を形成する工程を含む相補型MOS半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12803179A JPS5651871A (en) | 1979-10-05 | 1979-10-05 | Manufacture of complementary type mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12803179A JPS5651871A (en) | 1979-10-05 | 1979-10-05 | Manufacture of complementary type mos semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651871A JPS5651871A (en) | 1981-05-09 |
| JPS6155783B2 true JPS6155783B2 (ja) | 1986-11-29 |
Family
ID=14974788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12803179A Granted JPS5651871A (en) | 1979-10-05 | 1979-10-05 | Manufacture of complementary type mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5651871A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3304588A1 (de) * | 1983-02-10 | 1984-08-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene |
| JPS6094379U (ja) * | 1983-12-01 | 1985-06-27 | 三菱電機株式会社 | プロセスライン用フラツシユ溶接機 |
-
1979
- 1979-10-05 JP JP12803179A patent/JPS5651871A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5651871A (en) | 1981-05-09 |
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