JPH0529340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0529340A JPH0529340A JP3182785A JP18278591A JPH0529340A JP H0529340 A JPH0529340 A JP H0529340A JP 3182785 A JP3182785 A JP 3182785A JP 18278591 A JP18278591 A JP 18278591A JP H0529340 A JPH0529340 A JP H0529340A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】ＬＤＤ構造のＣＭＯＳトランジスタにおけるＬ
ＤＤ構造を形成するためのフォトリソグラフィ工程の回
数を低減する。 【構成】ゲートとなる領域に予じめフィールド酸化膜５
を形成しておき、例えばＮチャネル側では、第１のフォ
トレジスト膜１５ａのみを用いて、ソースＮ+ 拡散層６
ａ，ドレインＮ+ 拡散層７ａ，チャネル領域８を形成す
る。
ＤＤ構造を形成するためのフォトリソグラフィ工程の回
数を低減する。 【構成】ゲートとなる領域に予じめフィールド酸化膜５
を形成しておき、例えばＮチャネル側では、第１のフォ
トレジスト膜１５ａのみを用いて、ソースＮ+ 拡散層６
ａ，ドレインＮ+ 拡散層７ａ，チャネル領域８を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＬＤＤ型のＣＭＯＳトランジスタの製造方法
に関する。
関し、特にＬＤＤ型のＣＭＯＳトランジスタの製造方法
に関する。
【０００２】
【従来の技術】ＣＭＯＳトランジスタにおけるＮチャネ
ルＭＯＳトランジスタの部分を例にとり、従来のＬＤＤ
型のＣＭＯＳトランジスタの製造方法を、図２に示す工
程順の断面図を用いて説明する。
ルＭＯＳトランジスタの部分を例にとり、従来のＬＤＤ
型のＣＭＯＳトランジスタの製造方法を、図２に示す工
程順の断面図を用いて説明する。
【０００３】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１表面にＰウェル２を形成した後、表面にパッ
ド酸化膜３を形成し、素子形成領域に窒化膜４を形成
し、選択酸化によりフィールド酸化膜５を形成する。
コン基板１表面にＰウェル２を形成した後、表面にパッ
ド酸化膜３を形成し、素子形成領域に窒化膜４を形成
し、選択酸化によりフィールド酸化膜５を形成する。
【０００４】次に、図２（ｂ）に示すように、窒化膜
４，パッド酸化膜３を除去した後、素子形成領域に熱酸
化による膜厚約１５ｎｍのゲート酸化膜９ｂを形成す
る。続いて、ＮチャネルＭＯＳトランジスタの素子形成
領域に開口部を有するフォトレジスト膜１８を形成し、
これをマスクに用いてボロンを例えばエネルギー３０ｋ
ｅＶ，ドーズ量約１．８×１０12ｃｍ-2の条件でイオン
注入し、チャネル領域８を形成する。
４，パッド酸化膜３を除去した後、素子形成領域に熱酸
化による膜厚約１５ｎｍのゲート酸化膜９ｂを形成す
る。続いて、ＮチャネルＭＯＳトランジスタの素子形成
領域に開口部を有するフォトレジスト膜１８を形成し、
これをマスクに用いてボロンを例えばエネルギー３０ｋ
ｅＶ，ドーズ量約１．８×１０12ｃｍ-2の条件でイオン
注入し、チャネル領域８を形成する。
【０００５】フォトレジスト膜１８を除去した後、図２
（ｃ）に示すように、全面に多結晶シリコン膜を堆積
し、フォトレジト膜１６ｂをマスクにしたエッチングに
よりゲート電極１０を形成する。
（ｃ）に示すように、全面に多結晶シリコン膜を堆積
し、フォトレジト膜１６ｂをマスクにしたエッチングに
よりゲート電極１０を形成する。
【０００６】フォトレジト膜１６ｂを除去した後、図２
（ｄ）に示すように、ＮチャネルＭＯＳトランジスタの
素子形成領域に開口部を有するフォトレジスト膜１７ｂ
を形成してマスクとして用い、エネルギー４０ｋｅｖ，
ドーズ量約３．０×１０13ｃｍ-2の条件で燐のイオン注
入を行ない、ソースＮ- 拡散層１１ａ，ドレインＮ- 拡
散層１２ｂを形成する。
（ｄ）に示すように、ＮチャネルＭＯＳトランジスタの
素子形成領域に開口部を有するフォトレジスト膜１７ｂ
を形成してマスクとして用い、エネルギー４０ｋｅｖ，
ドーズ量約３．０×１０13ｃｍ-2の条件で燐のイオン注
入を行ない、ソースＮ- 拡散層１１ａ，ドレインＮ- 拡
散層１２ｂを形成する。
【０００７】フォトレジト膜１７ｂを除去した後、図２
（ｅ）に示すように、全面にＣＶＤシリコン酸化膜１３
を堆積する。
（ｅ）に示すように、全面にＣＶＤシリコン酸化膜１３
を堆積する。
【０００８】次に、図２（ｆ）に示すように、ＣＶＤシ
リコン酸化膜１３を反応性イオンエッチングによりエッ
チバックしてゲート電極１０の側壁にシリコン酸化膜ス
ペーサ１４を形成する。続いて、ＮチャネルＭＯＳトラ
ンジスタの素子形成領域に開口部を有するフォトレジス
ト膜１５ｂを形成してマスクとして用い、エネルギー７
０ｋｅｖ，ドーズ量約１．０×１０16ｃｍ-2の条件で砒
素のイオン注入を行ない、ソースＮ+ 拡散層６ｂ，ドレ
インＮ+ 拡散層７ｂを形成する。
リコン酸化膜１３を反応性イオンエッチングによりエッ
チバックしてゲート電極１０の側壁にシリコン酸化膜ス
ペーサ１４を形成する。続いて、ＮチャネルＭＯＳトラ
ンジスタの素子形成領域に開口部を有するフォトレジス
ト膜１５ｂを形成してマスクとして用い、エネルギー７
０ｋｅｖ，ドーズ量約１．０×１０16ｃｍ-2の条件で砒
素のイオン注入を行ない、ソースＮ+ 拡散層６ｂ，ドレ
インＮ+ 拡散層７ｂを形成する。
【０００９】次に、フォトレジスト膜１５ｂを除去し、
全面に層間絶縁膜としてＰＳＧ膜を堆積し、電極接続部
分にコンタクトホールを形成し、アルミニウム膜等を形
成，加工して配線を形成し、所望のＮチャネルＭＯＳト
ランジスタが得られる。ＰチャネルＭＯＳトランジスタ
の形成も類似の製法により得られる。
全面に層間絶縁膜としてＰＳＧ膜を堆積し、電極接続部
分にコンタクトホールを形成し、アルミニウム膜等を形
成，加工して配線を形成し、所望のＮチャネルＭＯＳト
ランジスタが得られる。ＰチャネルＭＯＳトランジスタ
の形成も類似の製法により得られる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
半導体装置の製造方法では、例えばＮチャネルＭＯＳト
ランジスタのチャネル領域の形成のために１回のフォト
リソグラフィ工程が必要であり、ソース・ドレイン用の
Ｎ+ 拡散層の形成のためには別のフォトリソグラフィ工
程が必要となる。ソース・ドレイン用のＮ- 拡散層の形
成のためには更に別のフォトリソグラフィ工程が必要と
なる。このことから、ＣＭＯＳトランジスタのＬＤＤ構
造を形成するためには、６回のフォトリソグラフィ工程
が必要であり、製造工程が長期化し、低歩留り，高原価
の原因となる。
半導体装置の製造方法では、例えばＮチャネルＭＯＳト
ランジスタのチャネル領域の形成のために１回のフォト
リソグラフィ工程が必要であり、ソース・ドレイン用の
Ｎ+ 拡散層の形成のためには別のフォトリソグラフィ工
程が必要となる。ソース・ドレイン用のＮ- 拡散層の形
成のためには更に別のフォトリソグラフィ工程が必要と
なる。このことから、ＣＭＯＳトランジスタのＬＤＤ構
造を形成するためには、６回のフォトリソグラフィ工程
が必要であり、製造工程が長期化し、低歩留り，高原価
の原因となる。
【００１１】本発明の目的は、２回のフォトリソグラフ
ィ工程によりＮチャネルＭＯＳトランジスタおよびソー
ス・ドレイン用のＮ+ 拡散層，ＰチャネルＭＯＳトラン
ジスタのチャネル領域およびソース・ドレイン用のＰ+
拡散層の形成を行ない、製造工程を短縮することにあ
る。
ィ工程によりＮチャネルＭＯＳトランジスタおよびソー
ス・ドレイン用のＮ+ 拡散層，ＰチャネルＭＯＳトラン
ジスタのチャネル領域およびソース・ドレイン用のＰ+
拡散層の形成を行ない、製造工程を短縮することにあ
る。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＬＤＤ構造のＣＭＯＳトランジスタの製造方
法において、選択酸化法により、半導体基板の一導電型
領域の表面のゲートとなるべき領域，半導体基板の逆導
電型領域の表面のゲートとなるべき領域，および素子間
分離領域にフィールド酸化膜を形成する工程と、第１の
フォトレジスト膜により逆導電型領域を覆い、逆導電型
不純物を注入して、一導電型領域表面に逆導電型高濃度
拡散層を形成する工程と、一導電型領域表面における前
記ゲートとなるべき領域に形成されたフィールド酸化膜
を除去し、ゲートとなるべき領域にイオン注入を行な
い、一導電型領域のチャネル領域を形成する工程と、第
２のフォトレジスト膜により一導電型領域を覆い、一導
電型不純物を注入して、前記逆導電型領域表面に一導電
型高濃度拡散層を形成する工程と、逆導電型領域表面に
おけるゲートとなるべき領域に形成されたフィールド酸
化膜を除去し、ゲートとなるべき領域にイオン注入を行
ない、逆導電型領域のチャネル領域を形成する工程と、
一導電型領域のチャネル領域表面，および逆導電型領域
のチャネル領域表面にゲート酸化膜を形成し、ゲート電
極を形成する工程と、第３のフォトレジスト膜により逆
導電型領域を覆い、逆導電型不純物を注入して、逆導電
型高濃度拡散層とゲート電極との空隙の一導電型領域の
チャネル領域に逆導電型低濃度拡散層を形成する工程
と、第４のフォトレジスト膜により一導電型領域を覆
い、一導電型不純物を注入して、一導電型高濃度拡散層
とゲート電極との空隙の逆導電型領域のチャネル領域に
一導電型低濃度拡散層を形成する工程と、を有してい
る。
造方法は、ＬＤＤ構造のＣＭＯＳトランジスタの製造方
法において、選択酸化法により、半導体基板の一導電型
領域の表面のゲートとなるべき領域，半導体基板の逆導
電型領域の表面のゲートとなるべき領域，および素子間
分離領域にフィールド酸化膜を形成する工程と、第１の
フォトレジスト膜により逆導電型領域を覆い、逆導電型
不純物を注入して、一導電型領域表面に逆導電型高濃度
拡散層を形成する工程と、一導電型領域表面における前
記ゲートとなるべき領域に形成されたフィールド酸化膜
を除去し、ゲートとなるべき領域にイオン注入を行な
い、一導電型領域のチャネル領域を形成する工程と、第
２のフォトレジスト膜により一導電型領域を覆い、一導
電型不純物を注入して、前記逆導電型領域表面に一導電
型高濃度拡散層を形成する工程と、逆導電型領域表面に
おけるゲートとなるべき領域に形成されたフィールド酸
化膜を除去し、ゲートとなるべき領域にイオン注入を行
ない、逆導電型領域のチャネル領域を形成する工程と、
一導電型領域のチャネル領域表面，および逆導電型領域
のチャネル領域表面にゲート酸化膜を形成し、ゲート電
極を形成する工程と、第３のフォトレジスト膜により逆
導電型領域を覆い、逆導電型不純物を注入して、逆導電
型高濃度拡散層とゲート電極との空隙の一導電型領域の
チャネル領域に逆導電型低濃度拡散層を形成する工程
と、第４のフォトレジスト膜により一導電型領域を覆
い、一導電型不純物を注入して、一導電型高濃度拡散層
とゲート電極との空隙の逆導電型領域のチャネル領域に
一導電型低濃度拡散層を形成する工程と、を有してい
る。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例を説明するための
工程順の断面図である。同図には説明を容易にするため
に、ＣＭＯＳトランジスタにおけるＮチャネルＭＯＳト
ランジスタの部分のみ図示してある。
工程順の断面図である。同図には説明を容易にするため
に、ＣＭＯＳトランジスタにおけるＮチャネルＭＯＳト
ランジスタの部分のみ図示してある。
【００１５】まず、Ｐ型シリコン基板１表面にＰウェル
２，Ｎウェル（図示せず）を形成した後、表面にパッド
酸化膜３を形成し、選択的に窒化膜４を形成し、選択酸
化により膜厚約８００ｎｍのフィールド酸化膜５を形成
する。フィールド酸化膜５は素子分離領域とＮチャネル
およびＰチャネルＭＯＳトランジスタのゲートとなる領
域に形成される〔図１（ａ）〕。
２，Ｎウェル（図示せず）を形成した後、表面にパッド
酸化膜３を形成し、選択的に窒化膜４を形成し、選択酸
化により膜厚約８００ｎｍのフィールド酸化膜５を形成
する。フィールド酸化膜５は素子分離領域とＮチャネル
およびＰチャネルＭＯＳトランジスタのゲートとなる領
域に形成される〔図１（ａ）〕。
【００１６】次に、Ｎウェル上を覆い，ＮチャネルＭＯ
Ｓトランジスタの素子形成領域に開口部を有するフォト
レジスト膜１５ａ（第１のフォトレジスト膜）を形成す
る。フォトレジスト膜１５ａをマスクとして用い、エネ
ルギー７０ｋｅｖ，ドーズ量約１．０×１０16ｃｍ-2の
条件で砒素のイオン注入を行ない、ソースＮ+ 拡散層６
ａ，ドレインＮ+ 拡散層７ａを形成する〔図１
（ｂ）〕。
Ｓトランジスタの素子形成領域に開口部を有するフォト
レジスト膜１５ａ（第１のフォトレジスト膜）を形成す
る。フォトレジスト膜１５ａをマスクとして用い、エネ
ルギー７０ｋｅｖ，ドーズ量約１．０×１０16ｃｍ-2の
条件で砒素のイオン注入を行ない、ソースＮ+ 拡散層６
ａ，ドレインＮ+ 拡散層７ａを形成する〔図１
（ｂ）〕。
【００１７】次に、フォトレジスト膜１５ａをマスクと
してＮチャネルＭＯＳトランジスタのゲートとなる領域
に形成されフィールド酸化膜５をエッチング除去し、エ
ネルギー３０ｋｅｖ，ドーズ量約１．８×１０12ｃｍ-2
の条件でボロンのイオン注入を行ない、ＮチャネルＭＯ
Ｓトランジスタのチャネル領域８を形成する〔図１
（ｃ）〕。
してＮチャネルＭＯＳトランジスタのゲートとなる領域
に形成されフィールド酸化膜５をエッチング除去し、エ
ネルギー３０ｋｅｖ，ドーズ量約１．８×１０12ｃｍ-2
の条件でボロンのイオン注入を行ない、ＮチャネルＭＯ
Ｓトランジスタのチャネル領域８を形成する〔図１
（ｃ）〕。
【００１８】次に、フォトレジスト膜１５ａを除去した
後、Ｐウェル上を覆い，ＰチャネルＭＯＳトランジスタ
の素子形成領域に開口部を有する第２のフォトレジスト
膜（図示せず）を形成する。図１（ｂ），（ｃ）に示し
たと同様の工程により、ＰチャネルＭＯＳトランジスタ
のソースＰ+ 拡散層（図示せず），ドレインＰ+ 拡散層
（図示せず），およびチャネル領域（図示せず）を形成
する。
後、Ｐウェル上を覆い，ＰチャネルＭＯＳトランジスタ
の素子形成領域に開口部を有する第２のフォトレジスト
膜（図示せず）を形成する。図１（ｂ），（ｃ）に示し
たと同様の工程により、ＰチャネルＭＯＳトランジスタ
のソースＰ+ 拡散層（図示せず），ドレインＰ+ 拡散層
（図示せず），およびチャネル領域（図示せず）を形成
する。
【００１９】次に、第２のフォトレジスト膜を除去した
後、ＮチャネルおよびＰチャネルＭＯＳトランジスタの
素子形成領域表面に、熱酸化による膜厚約１５ｎｍのゲ
ート酸化膜９ａを形成する。続いて、全面にＮ+ 型の多
結晶シリコン膜を形成し、フォトレジスト膜１６ａをマ
スクにしてこれをエッチングし、ゲート電極１０を形成
する〔図１（ｄ）〕。
後、ＮチャネルおよびＰチャネルＭＯＳトランジスタの
素子形成領域表面に、熱酸化による膜厚約１５ｎｍのゲ
ート酸化膜９ａを形成する。続いて、全面にＮ+ 型の多
結晶シリコン膜を形成し、フォトレジスト膜１６ａをマ
スクにしてこれをエッチングし、ゲート電極１０を形成
する〔図１（ｄ）〕。
【００２０】次に、Ｎウェル上を覆い，ＮチャネルＭＯ
Ｓトランジスタの素子形成領域に開口部を有するフォト
レジスト膜１７ａ（第３のフォトレジスト膜）を形成す
る。フォトレジスト膜１７ａをマスクとして用い、エネ
ルギー４０ｋｅｖ，ドーズ量約３．０×１０13ｃｍ-2の
条件で燐のイオン注入を行ない、ソースＮ- 拡散層１１
ａ，ドレインＮ- 拡散層１２ａを形成する〔図１
（ｅ）〕。
Ｓトランジスタの素子形成領域に開口部を有するフォト
レジスト膜１７ａ（第３のフォトレジスト膜）を形成す
る。フォトレジスト膜１７ａをマスクとして用い、エネ
ルギー４０ｋｅｖ，ドーズ量約３．０×１０13ｃｍ-2の
条件で燐のイオン注入を行ない、ソースＮ- 拡散層１１
ａ，ドレインＮ- 拡散層１２ａを形成する〔図１
（ｅ）〕。
【００２１】次に、フォトレジスト膜１７ａを除去した
後、Ｐウェル上を覆い，ＰチャネルＭＯＳトランジスタ
の素子形成領域に開口部を有する第４のフォトレジスト
膜（図示せず）を形成する。図１（ｅ）に示したと同様
の工程により、ＰチャネルＭＯＳトランジスタのソース
Ｐ- 拡散層（図示せず），およびドレインＰ- 拡散層
（図示せず）を形成する。
後、Ｐウェル上を覆い，ＰチャネルＭＯＳトランジスタ
の素子形成領域に開口部を有する第４のフォトレジスト
膜（図示せず）を形成する。図１（ｅ）に示したと同様
の工程により、ＰチャネルＭＯＳトランジスタのソース
Ｐ- 拡散層（図示せず），およびドレインＰ- 拡散層
（図示せず）を形成する。
【００２２】次に、第４のフォトレジスト膜を除去し、
全面に層間絶縁膜としてＰＳＧ膜を堆積し、電極接続部
分にコンタクトホールを形成し、アルミニウム膜等を形
成，加工して配線を形成し、所望のＬＤＤ構造のＣＭＯ
Ｓトランジスタが形成される。
全面に層間絶縁膜としてＰＳＧ膜を堆積し、電極接続部
分にコンタクトホールを形成し、アルミニウム膜等を形
成，加工して配線を形成し、所望のＬＤＤ構造のＣＭＯ
Ｓトランジスタが形成される。
【００２３】本実施例では、ＬＤＤ構造を形成するため
のフォトリソグラフィ工程は４回であり、従来の製造方
法より２回少なくなっている。
のフォトリソグラフィ工程は４回であり、従来の製造方
法より２回少なくなっている。
【００２４】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ＬＤＤ構造のＣＭＯＳトランジスタの製
造方法において、従来の製造方法よりフォトリソグラフ
ィ工程の回数を２回低減することができる。このため、
製造工期が短縮され、後歩留り，低原価となる。
の製造方法は、ＬＤＤ構造のＣＭＯＳトランジスタの製
造方法において、従来の製造方法よりフォトリソグラフ
ィ工程の回数を２回低減することができる。このため、
製造工期が短縮され、後歩留り，低原価となる。
【図１】本発明の一実施例を説明するための工程順の断
面図である。
面図である。
【図２】従来のＬＤＤ構造のＣＭＯＳトランジスタの製
造方法を説明するための工程順の断面図である。
造方法を説明するための工程順の断面図である。
１ Ｐ型シリコン基板 ２ Ｐウェル ３ パッド酸化膜 ４ 窒化膜 ５ フィールド酸化膜 ６ａ，６ｂ ソースＮ+ 拡散層 ７ａ，７ｂ ドレインＮ+ 拡散層 ８ チャネル領域 ９ａ，９ｂ ゲート酸化膜 １０ ゲート電極 １１ａ，１１ｂ ソースＮ- 拡散層 １２ａ，１２ｂ ドレインＮ- 拡散層 １３ ＣＶＤシリコン酸化膜 １４ シリコン酸化膜スペーサ １５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ，１
８ フォトレジスト膜
８ フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/283 Ｄ 7738−4Ｍ 27/092 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｅ
Claims (1)
- 【特許請求の範囲】 【請求項１】 選択酸化法により、半導体基板の一導電
型領域の表面のゲートとなるべき領域，前記半導体基板
の逆導電型領域の表面のゲートとなるべき領域，および
素子分離領域にフィールド酸化膜を形成する工程と、 第１のフォトレジスト膜により前記逆導電型領域を覆
い、逆導電型不純物を注入して、前記一導電型領域表面
に逆導電型高濃度拡散層を形成する工程と、 前記一導電型領域表面における前記ゲートとなるべき領
域に形成された前記フィールド酸化膜を除去し、前記ゲ
ートとなるべき領域にイオン注入を行ない、前記一導電
型領域のチャネル領域を形成する工程と、 第２のフォトレジスト膜により前記一導電型領域を覆
い、一導電型不純物を注入して、前記逆導電型領域表面
に一導電型高濃度拡散層を形成する工程と、 前記逆導電型領域表面における前記ゲートとなるべき領
域に形成された前記フィールド酸化膜を除去し、前記ゲ
ートとなるべき領域にイオン注入を行ない、前記逆導電
型領域のチャネル領域を形成する工程と、 前記一導電型領域のチャネル領域表面，および前記逆導
電型領域のチャネル領域表面にゲート酸化膜を形成し、
ゲート電極を形成する工程と、 第３のフォトレジスト膜により前記逆導電型領域を覆
い、逆導電型不純物を注入して、前記逆導電型高濃度拡
散層と前記ゲート電極との空隙の前記一導電型領域のチ
ャネル領域に逆導電型低濃度拡散層を形成する工程と、 第４のフォトレジスト膜により前記一導電型領域を覆
い、一導電型不純物を注入して、前記一導電型高濃度拡
散層と前記ゲート電極との空隙の前記逆導電型領域のチ
ャネル領域に一導電型低濃度拡散層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182785A JPH0529340A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182785A JPH0529340A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529340A true JPH0529340A (ja) | 1993-02-05 |
Family
ID=16124379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182785A Pending JPH0529340A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566216B1 (en) | 1998-12-18 | 2003-05-20 | Nec Corporation | Method of manufacturing a trench transistor |
-
1991
- 1991-07-24 JP JP3182785A patent/JPH0529340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566216B1 (en) | 1998-12-18 | 2003-05-20 | Nec Corporation | Method of manufacturing a trench transistor |
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