JPH04254371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04254371A JPH04254371A JP3014638A JP1463891A JPH04254371A JP H04254371 A JPH04254371 A JP H04254371A JP 3014638 A JP3014638 A JP 3014638A JP 1463891 A JP1463891 A JP 1463891A JP H04254371 A JPH04254371 A JP H04254371A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＬＤＤ構造を有するＭＯＳ型トランジスタの
製造方法に関する。
関し、特にＬＤＤ構造を有するＭＯＳ型トランジスタの
製造方法に関する。
【０００２】
【従来の技術】図１１〜図１７を用いて、従来のＬＤＤ
構造を有するＣＭＯＳトランジスタの製造方法を説明す
る。
構造を有するＣＭＯＳトランジスタの製造方法を説明す
る。
【０００３】まずＰ型シリコン基板１０１上にＰウェル
１０２，Ｎウェル１０３を形成し、ＬＯＣＯＳ酸化膜１
０４により素子形成領域を分離後、ゲート酸化膜１０５
を形成し、全面に多結晶シリコン膜１０６を成長させる
〔図１１〕。その後、フォトリソグラフィー技術，エッ
チング技術を用いて多結晶シリコンゲート電極１０８を
形成し、さらにフォトリソグラフィー技術によるイオン
注入マスク１１１ａａを用いてＮチャネルトランジスタ
領域のみ燐をイオン注入して低濃度Ｎ型領域１１７を形
成する〔図１２〕。その後同様に、フォトリソグラフィ
ー技術によるイオン注入マスク１１１ｂａを用いてＰチ
ャネルトランジスタ領域のみボロンをイオン注入して低
濃度Ｐ型領域１１８を形成する〔図１３〕。
１０２，Ｎウェル１０３を形成し、ＬＯＣＯＳ酸化膜１
０４により素子形成領域を分離後、ゲート酸化膜１０５
を形成し、全面に多結晶シリコン膜１０６を成長させる
〔図１１〕。その後、フォトリソグラフィー技術，エッ
チング技術を用いて多結晶シリコンゲート電極１０８を
形成し、さらにフォトリソグラフィー技術によるイオン
注入マスク１１１ａａを用いてＮチャネルトランジスタ
領域のみ燐をイオン注入して低濃度Ｎ型領域１１７を形
成する〔図１２〕。その後同様に、フォトリソグラフィ
ー技術によるイオン注入マスク１１１ｂａを用いてＰチ
ャネルトランジスタ領域のみボロンをイオン注入して低
濃度Ｐ型領域１１８を形成する〔図１３〕。
【０００４】さらに全面に酸化シリコン膜１１９を堆積
し〔図１４〕、これをエッチバックすることにより多結
晶シリコンゲート電極１０８の側壁に側壁酸化シリコン
膜１２０を形成する〔図１５〕。
し〔図１４〕、これをエッチバックすることにより多結
晶シリコンゲート電極１０８の側壁に側壁酸化シリコン
膜１２０を形成する〔図１５〕。
【０００５】その後再びフォトリソグラフィー技術によ
るイオン注入マスク１１１ａｂを用いて、Ｎチャネルト
ランジスタ領域のみ砒素をイオン注入してＮ型ソース・
ドレイン領域１１２を形成する。この領域の形成と同時
に、Ｎ型ＬＤＤ領域１１４も形成される〔図１６〕。同
様にして、フォトリソグラフィー技術によるイオン注入
マスク１１１ｂｂを用いて、Ｐチャネルトランジスタ領
域のみボロン素をイオン注入してＰ型ソース・ドレイン
領域１１３を形成する。この領域の形成と同時に、Ｐ型
ＬＤＤ領域１１５も形成される〔図１７〕。その後、層
間絶縁膜を形成し、Ａｌ等で配線することにより、ＭＯ
Ｓ型トランジスタを製造する。
るイオン注入マスク１１１ａｂを用いて、Ｎチャネルト
ランジスタ領域のみ砒素をイオン注入してＮ型ソース・
ドレイン領域１１２を形成する。この領域の形成と同時
に、Ｎ型ＬＤＤ領域１１４も形成される〔図１６〕。同
様にして、フォトリソグラフィー技術によるイオン注入
マスク１１１ｂｂを用いて、Ｐチャネルトランジスタ領
域のみボロン素をイオン注入してＰ型ソース・ドレイン
領域１１３を形成する。この領域の形成と同時に、Ｐ型
ＬＤＤ領域１１５も形成される〔図１７〕。その後、層
間絶縁膜を形成し、Ａｌ等で配線することにより、ＭＯ
Ｓ型トランジスタを製造する。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、Ｎチャネルトランジスタ，Ｐチャ
ネルトランジスタをＬＤＤ構造とするためにはゲート電
極を形成した後、それぞれ２回のフォトリソグラフィー
工程と２回のイオン注入工程を必要とし、合計４回のフ
ォトリソグラフィー工程と４回のイオン注入工程が必要
であった。このため製造工程が複雑になり、製造期間を
長くなり、かつ、製造原価を高くなるという問題があっ
た。
装置の製造方法では、Ｎチャネルトランジスタ，Ｐチャ
ネルトランジスタをＬＤＤ構造とするためにはゲート電
極を形成した後、それぞれ２回のフォトリソグラフィー
工程と２回のイオン注入工程を必要とし、合計４回のフ
ォトリソグラフィー工程と４回のイオン注入工程が必要
であった。このため製造工程が複雑になり、製造期間を
長くなり、かつ、製造原価を高くなるという問題があっ
た。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート電極の側壁に絶縁膜を介して多結晶シ
リコン膜を形成しておくことにより、合計２回のフォト
リソグラフィー工程と２回のイオン注入工程と１回の熱
処理工程で、ＬＤＤ構造のＮチャネルトランジスタ，Ｐ
チャネルトランジスタを形成している。
造方法は、ゲート電極の側壁に絶縁膜を介して多結晶シ
リコン膜を形成しておくことにより、合計２回のフォト
リソグラフィー工程と２回のイオン注入工程と１回の熱
処理工程で、ＬＤＤ構造のＮチャネルトランジスタ，Ｐ
チャネルトランジスタを形成している。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１〜図１０は本発明の一実施例を説明するための工
程順の断面図である。
。図１〜図１０は本発明の一実施例を説明するための工
程順の断面図である。
【０００９】まず従来技術を利用して、Ｐ型シリコン基
板１上にＰウェル２，Ｎウェル３を形成し、ＬＯＣＯＳ
酸化膜４により素子形成領域を分離後、ゲート酸化膜５
を形成する。その後、全面に多結晶シリコン膜６を堆積
し、その表面に薄く窒化シリコン膜７を堆積する〔図１
〕。フォトリソグラフィー技術，エッチング技術を用い
て多結晶シリコンゲート電極８を形成し〔図２〕、熱酸
化により多結晶シリコンゲート電極８の側壁に側壁酸化
シリコン膜９を形成し〔図３〕、異方性ドライエッチに
よりソース・ドレイン形成領域上の酸化シリコン膜をエ
ッチング除去する〔図４〕。
板１上にＰウェル２，Ｎウェル３を形成し、ＬＯＣＯＳ
酸化膜４により素子形成領域を分離後、ゲート酸化膜５
を形成する。その後、全面に多結晶シリコン膜６を堆積
し、その表面に薄く窒化シリコン膜７を堆積する〔図１
〕。フォトリソグラフィー技術，エッチング技術を用い
て多結晶シリコンゲート電極８を形成し〔図２〕、熱酸
化により多結晶シリコンゲート電極８の側壁に側壁酸化
シリコン膜９を形成し〔図３〕、異方性ドライエッチに
よりソース・ドレイン形成領域上の酸化シリコン膜をエ
ッチング除去する〔図４〕。
【００１０】続いて、ノンドープの多結晶シリコン膜１
６を全面に堆積し〔図５〕、多結晶シリコン膜１６をエ
ッチバックすることにより、多結晶シリコンゲート電極
８の側壁にノンドープの側壁酸化シリコン膜９を介して
側壁多結晶シリコン膜１０ａ，１０ｂが形成される〔図
６〕。
６を全面に堆積し〔図５〕、多結晶シリコン膜１６をエ
ッチバックすることにより、多結晶シリコンゲート電極
８の側壁にノンドープの側壁酸化シリコン膜９を介して
側壁多結晶シリコン膜１０ａ，１０ｂが形成される〔図
６〕。
【００１１】次に、Ｐチャネルトランジスタ形成領域を
覆ったイオン注入マスク１１ａを用いて砒素のイオン注
入を行ない、側壁多結晶シリコン膜１０ａに自己整合的
なＮ型ソース・ドレイン領域１２を形成する。このとき
側壁多結晶シリコン膜１０ａ中にも砒素が注入される〔
図７〕。同様に、Ｎチャネルトランジスタ形成領域を覆
ったイオン注入マスク１１ｂを用いて砒素のイオン注入
を行ない、側壁多結晶シリコン膜１０ｂに自己整合的な
Ｐ型ソース・ドレイン領域１３を形成する。このとき側
壁多結晶シリコン膜１０ｂ中にもボロンが注入される〔
図８〕。
覆ったイオン注入マスク１１ａを用いて砒素のイオン注
入を行ない、側壁多結晶シリコン膜１０ａに自己整合的
なＮ型ソース・ドレイン領域１２を形成する。このとき
側壁多結晶シリコン膜１０ａ中にも砒素が注入される〔
図７〕。同様に、Ｎチャネルトランジスタ形成領域を覆
ったイオン注入マスク１１ｂを用いて砒素のイオン注入
を行ない、側壁多結晶シリコン膜１０ｂに自己整合的な
Ｐ型ソース・ドレイン領域１３を形成する。このとき側
壁多結晶シリコン膜１０ｂ中にもボロンが注入される〔
図８〕。
【００１２】その後、熱処理を行なうと、側壁多結晶シ
リコン膜１０ａ，１０ｂからの砒素，ボロンの熱拡散に
より低濃度のＮ型ＬＤＤ領域１４，Ｐ型ＬＤＤ領域１５
が形成される〔図９〕。続いて、側壁多結晶シリコン膜
１０ａ，１０ｂをエッチング除去し〔図１０〕、引き続
いて層間絶縁膜の堆積，配線の形成が行なわれ、半導体
装置が完成する。
リコン膜１０ａ，１０ｂからの砒素，ボロンの熱拡散に
より低濃度のＮ型ＬＤＤ領域１４，Ｐ型ＬＤＤ領域１５
が形成される〔図９〕。続いて、側壁多結晶シリコン膜
１０ａ，１０ｂをエッチング除去し〔図１０〕、引き続
いて層間絶縁膜の堆積，配線の形成が行なわれ、半導体
装置が完成する。
【００１３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ＣＭＯＳトランジスタの製造方法におい
て、合計２回のフォトリソグラフィー工程と２回のイオ
ン注入工程と１回の熱処理工程で、ＣＭＯＳトランジス
タのＬＤＤ構造が形成できる。このため、従来の製造方
法に比べて、製造工程が簡単になり、製造期間は短かく
なり、かつ、製造原価が低減できる。
の製造方法は、ＣＭＯＳトランジスタの製造方法におい
て、合計２回のフォトリソグラフィー工程と２回のイオ
ン注入工程と１回の熱処理工程で、ＣＭＯＳトランジス
タのＬＤＤ構造が形成できる。このため、従来の製造方
法に比べて、製造工程が簡単になり、製造期間は短かく
なり、かつ、製造原価が低減できる。
【図１】本発明の一実施例を説明するための断面図であ
る。
る。
【図２】本発明の一実施例を説明するための断面図であ
る。
る。
【図３】本発明の一実施例を説明するための断面図であ
る。
る。
【図４】本発明の一実施例を説明するための断面図であ
る。
る。
【図５】本発明の一実施例を説明するための断面図であ
る。
る。
【図６】本発明の一実施例を説明するための断面図であ
る。
る。
【図７】本発明の一実施例を説明するための断面図であ
る。
る。
【図８】本発明の一実施例を説明するための断面図であ
る。
る。
【図９】本発明の一実施例を説明するための断面図であ
る。
る。
【図１０】本発明の一実施例を説明するための断面図で
ある。
ある。
【図１１】従来の技術を説明するための断面図である。
【図１２】従来の技術を説明するための断面図である。
【図１３】従来の技術を説明するための断面図である。
【図１４】従来の技術を説明するための断面図である。
【図１５】従来の技術を説明するための断面図である。
【図１６】従来の技術を説明するための断面図である。
【図１７】従来の技術を説明するための断面図である。
１，１０１ Ｐ型シリコン基板
２，１０２ Ｐウェル
３，１０３ Ｎウェル
４，１０４ ＬＯＣＯＳ酸化膜
５，１０５ ゲート酸化膜
６，１６，１０６ 多結晶シリコン膜７
窒化シリコン膜 ８，１０８ 多結晶シリコンゲート電極９，１２
０ 側壁酸化シリコン膜１０ａ，１０ｂ
側壁多結晶シリコン膜１１ａ，１１ｂ，１１１ａａ，１
１１ａｂ，１１１ｂａ，１１１ｂｂ イオン注入
マスク１２，１１２ Ｎ型ソース・ドレイン領域
１３，１１３ Ｐ型ソース・ドレイン領域１４，
１１４ Ｎ型ＬＤＤ領域 １５，１１５ Ｐ型ＬＤＤ領域 １１７ 低濃度Ｎ型領域 １１８ 低濃度Ｐ型領域 １１９ 酸化シリコン膜
窒化シリコン膜 ８，１０８ 多結晶シリコンゲート電極９，１２
０ 側壁酸化シリコン膜１０ａ，１０ｂ
側壁多結晶シリコン膜１１ａ，１１ｂ，１１１ａａ，１
１１ａｂ，１１１ｂａ，１１１ｂｂ イオン注入
マスク１２，１１２ Ｎ型ソース・ドレイン領域
１３，１１３ Ｐ型ソース・ドレイン領域１４，
１１４ Ｎ型ＬＤＤ領域 １５，１１５ Ｐ型ＬＤＤ領域 １１７ 低濃度Ｎ型領域 １１８ 低濃度Ｐ型領域 １１９ 酸化シリコン膜
Claims (3)
- 【請求項１】 ＬＤＤ構造を有するＭＯＳ型半導体装
置の製造方法において、一導電型の半導体基板上にゲー
ト酸化膜を形成する工程と、前記ゲート酸化膜上の所定
部分にゲート電極を形成する工程と、前記ゲート電極の
側壁に絶縁膜を形成するとともに前記ゲート電極直下以
外の前記ゲート酸化膜を除去する工程と、前記ゲート電
極の側壁に前記絶縁膜を介して多結晶シリコン膜を形成
する工程と、全面に逆導電型の不純物をイオン注入する
工程と、熱処理により、側壁に形成された前記多結晶シ
リコン膜の直下に逆導電型の不純物を拡散する工程と、
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 側壁に形成された前記多結晶シリコン
膜の直下に逆導電型の不純物を拡散させた後、側壁に形
成された前記多結晶シリコン膜をエッチング除去する工
程を有することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 側壁に形成された前記多結晶シリコン
膜の直下に逆導電型の不純物を拡散させた後、側壁に形
成された前記多結晶シリコン膜を熱酸化する工程を有す
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014638A JPH04254371A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014638A JPH04254371A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254371A true JPH04254371A (ja) | 1992-09-09 |
Family
ID=11866742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014638A Pending JPH04254371A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166413A (en) * | 1996-02-28 | 2000-12-26 | Nec Corporation | Semiconductor device having field effect transistors different in thickness of gate electrodes and process of fabrication thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219152A (ja) * | 1987-03-06 | 1988-09-12 | Matsushita Electronics Corp | Ｍｏｓ集積回路の製造方法 |
| JPS6432676A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Manufacture of insulated-gate field-effect transistor |
| JPH02272755A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｂｉ―ＭＯＳ集積回路の製造方法 |
-
1991
- 1991-02-06 JP JP3014638A patent/JPH04254371A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219152A (ja) * | 1987-03-06 | 1988-09-12 | Matsushita Electronics Corp | Ｍｏｓ集積回路の製造方法 |
| JPS6432676A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Manufacture of insulated-gate field-effect transistor |
| JPH02272755A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｂｉ―ＭＯＳ集積回路の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166413A (en) * | 1996-02-28 | 2000-12-26 | Nec Corporation | Semiconductor device having field effect transistors different in thickness of gate electrodes and process of fabrication thereof |
| US6486012B1 (en) | 1996-02-28 | 2002-11-26 | Nec Corporation | Semiconductor device having field effect transistors different in thickness of gate electrodes and process of fabrication thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971007 |