JPH02231729A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02231729A JPH02231729A JP5234289A JP5234289A JPH02231729A JP H02231729 A JPH02231729 A JP H02231729A JP 5234289 A JP5234289 A JP 5234289A JP 5234289 A JP5234289 A JP 5234289A JP H02231729 A JPH02231729 A JP H02231729A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- semiconductor substrate
- conductivity type
- insulating film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 34
- 238000002844 melting Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 230000008018 melting Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 8
- 239000011574 phosphorus Substances 0.000 abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 239000007772 electrode material Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 35
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
- 244000111306 Torreya nucifera Species 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬＤＤ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有す
る半導体装置の製造方法に関する。
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有す
る半導体装置の製造方法に関する。
従来のＬＤＤ構造を有するＭＯＳ｝ランジスタの製造方
法を第３図（ａ）乃至（ｄ）を用いて説明する。なおこ
こで説明するＬＤＤ構造とは、ゲート電極が、ソース・
ドレイン部の高濃度拡散層に隣接した低濃度拡散層を覆
う構造を意味する。この構造は、低濃度拡散層がゲート
電極の外側に位置する構造よりもホットキャリアによる
特性劣化が少ない事が知られている． まず第３図（ａ）に示すようにＰ型半導体基板１に素子
分離酸化膜２を形成する。次にゲート酸化膜６を介して
多結晶シリコン７，酸化膜ｌ５を堆積する。次に第３図
（ｂ）に示すように、所定の形状にフォトレジストｌ６
を形成し、これをマスクとして酸化膜１５をエッチング
し、次にフォトレジスト１６を除去後、酸化膜１５をマ
スクとして多結晶シリコン７を、その膜厚の約半分まで
異方性エッチングする。次にリンを低ドーズ量でイオン
注入する。この時、多結晶シリコン７をエッチングした
領域下の半導体基板にはリンが到達し、一方エッチング
しなかった領域下の半導体基板にはリンが到達しないよ
うに多結晶シリコンのエッチング量及びリンの注入エネ
ルギー量を決めておく。次に第３図（ｃ）に示すように
、酸化膜を堆積し異方性エッチングにより、多結晶シリ
コン７の段差部にのみ酸化膜のスペーサ−７をのこす。
法を第３図（ａ）乃至（ｄ）を用いて説明する。なおこ
こで説明するＬＤＤ構造とは、ゲート電極が、ソース・
ドレイン部の高濃度拡散層に隣接した低濃度拡散層を覆
う構造を意味する。この構造は、低濃度拡散層がゲート
電極の外側に位置する構造よりもホットキャリアによる
特性劣化が少ない事が知られている． まず第３図（ａ）に示すようにＰ型半導体基板１に素子
分離酸化膜２を形成する。次にゲート酸化膜６を介して
多結晶シリコン７，酸化膜ｌ５を堆積する。次に第３図
（ｂ）に示すように、所定の形状にフォトレジストｌ６
を形成し、これをマスクとして酸化膜１５をエッチング
し、次にフォトレジスト１６を除去後、酸化膜１５をマ
スクとして多結晶シリコン７を、その膜厚の約半分まで
異方性エッチングする。次にリンを低ドーズ量でイオン
注入する。この時、多結晶シリコン７をエッチングした
領域下の半導体基板にはリンが到達し、一方エッチング
しなかった領域下の半導体基板にはリンが到達しないよ
うに多結晶シリコンのエッチング量及びリンの注入エネ
ルギー量を決めておく。次に第３図（ｃ）に示すように
、酸化膜を堆積し異方性エッチングにより、多結晶シリ
コン７の段差部にのみ酸化膜のスペーサ−７をのこす。
酸化膜１５および酸化膜のスペーサーｌ７をマスクとし
て多結晶シリコン７およびその下のゲート酸化膜６をエ
ッチングする。次に多結晶シリコン７とこれをおおって
いる酸化膜１５，酸化膜のス？ーサー１７をマスクとし
て半導体基板にヒ素を高ドーズ量でイオン注入する．次
に第３図（ｄ）に示すように、熱処理を施すと不純物が
活性化し、Ｎ型低濃度拡散層５，Ｎ型高濃度拡散層８が
形成される．次に酸化膜ｌ８を堆積し、Ｎ型高濃度拡散
層８にコンタクト孔を開け、アルミ電極１０を形成し、
ソース■，ドレインの電極とする。
て多結晶シリコン７およびその下のゲート酸化膜６をエ
ッチングする。次に多結晶シリコン７とこれをおおって
いる酸化膜１５，酸化膜のス？ーサー１７をマスクとし
て半導体基板にヒ素を高ドーズ量でイオン注入する．次
に第３図（ｄ）に示すように、熱処理を施すと不純物が
活性化し、Ｎ型低濃度拡散層５，Ｎ型高濃度拡散層８が
形成される．次に酸化膜ｌ８を堆積し、Ｎ型高濃度拡散
層８にコンタクト孔を開け、アルミ電極１０を形成し、
ソース■，ドレインの電極とする。
上述した従来のＬＤＤ構造を有するＭＯＳ｝ランジスタ
の製造方法には以下に示す欠点がある．まず、第３図（
ｄ）に示すような多結晶シリコン７を途中までエッチン
グして残膜厚を制御する工程は、多結晶シリコンの堆積
膜厚のバラツキ、およびエッチング速度のバラツキによ
り非常に困難である．この残膜厚のバラツキにより、基
板に注入さｈるリン・イオンの量が変動し、従って低濃
度拡散層の濃度が変動し安定したトランジスタ特性が得
られなくなる．また多結晶シリコン７上の酸化膜１５の
膜厚のわずかなバラツキに於ても表面の反射率が大きく
変動し、フォトレジスト１６の寸法が大きく変動するこ
とが知られている。さらに酸化膜のスペーサ−１７の巾
は、スペーサー用の酸化膜成長時の膜厚により決まるが
、この膜厚のバラツキも無視できない。以上の要因によ
り、ゲート電極の精度良い形成が困難である。更にゲー
ト電極の肩の部分がけずってある分だけゲート電極の断
面積が小さくなり一抵抗が高くなるという問題点もある
。以上述べた様に従来の技術は、微細寸法のＭＯＳ｝ラ
ンジスタの製造方法としては多くの問題点を有している
。
の製造方法には以下に示す欠点がある．まず、第３図（
ｄ）に示すような多結晶シリコン７を途中までエッチン
グして残膜厚を制御する工程は、多結晶シリコンの堆積
膜厚のバラツキ、およびエッチング速度のバラツキによ
り非常に困難である．この残膜厚のバラツキにより、基
板に注入さｈるリン・イオンの量が変動し、従って低濃
度拡散層の濃度が変動し安定したトランジスタ特性が得
られなくなる．また多結晶シリコン７上の酸化膜１５の
膜厚のわずかなバラツキに於ても表面の反射率が大きく
変動し、フォトレジスト１６の寸法が大きく変動するこ
とが知られている。さらに酸化膜のスペーサ−１７の巾
は、スペーサー用の酸化膜成長時の膜厚により決まるが
、この膜厚のバラツキも無視できない。以上の要因によ
り、ゲート電極の精度良い形成が困難である。更にゲー
ト電極の肩の部分がけずってある分だけゲート電極の断
面積が小さくなり一抵抗が高くなるという問題点もある
。以上述べた様に従来の技術は、微細寸法のＭＯＳ｝ラ
ンジスタの製造方法としては多くの問題点を有している
。
本発明の目的は、拡散層の濃度制御性が良く、微細寸法
のＭＯＳ｝ランジスタが製造可能な半導体装置の製造方
法を提供することにある。
のＭＯＳ｝ランジスタが製造可能な半導体装置の製造方
法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上のゲー
ト電極形成予定領域に開孔部を有する第１の絶縁膜を形
成し、次にこの開孔部の側壁に沿って不純物を含有する
スペーサーを形成した後、熱処理を施し半導体基板内に
低濃度拡散層を形成し、次にスペーサーを除去した後、
ゲート絶縁膜，ゲート電極を開孔部に自己整合的に形成
することにより低濃度拡散層をゲート電極が覆う構造に
形成する工程を有している。さらに前記第１の膜を少く
とも下層に高融点金属を有する膜で形成し、この高融点
金属に導入した不純物を半導体基板に拡散させることに
よりソース・ドレイン部の高濃度拡散層を形成する工程
を有している。
ト電極形成予定領域に開孔部を有する第１の絶縁膜を形
成し、次にこの開孔部の側壁に沿って不純物を含有する
スペーサーを形成した後、熱処理を施し半導体基板内に
低濃度拡散層を形成し、次にスペーサーを除去した後、
ゲート絶縁膜，ゲート電極を開孔部に自己整合的に形成
することにより低濃度拡散層をゲート電極が覆う構造に
形成する工程を有している。さらに前記第１の膜を少く
とも下層に高融点金属を有する膜で形成し、この高融点
金属に導入した不純物を半導体基板に拡散させることに
よりソース・ドレイン部の高濃度拡散層を形成する工程
を有している。
次に、本発明について図面を参照して説明する．第１図
（ａ）乃至（ｈ）は本発明の第１の実施例を説明するた
めの工程順に示した半導体チップの断面図である。まず
第１図（ａ）に示すように、Ｐ型半導体基板１に素子分
離シリコン酸化膜２を形成する．次に第１図（ｂ）に示
すように基板上に酸化膜３を例えば、ＣＶＤ方により約
５０００人堆積した後に、ゲート電極形成領域に開孔部
を有するフォトレジストをマスクとして、酸化膜３を異
方性エッチングする事により開孔部を形成する．次に第
１図（Ｃ）に示すようにＣＶＤ法によりＰＳＧ膜を例え
ば１５００人形成した後、第１図（ｄ）に示すようにこ
のＰＳＧ膜を異方性エッチングすることにより酸化膜３
の側壁部にのみ巾が約１０００人のＰＳＧ膜４を形成す
る．次に窒素雰囲気中で約８５０℃の熱処理を数分間行
う事により、ＰＳＧ膜からリンを半導体基板１に拡散さ
せ、Ｎ型低濃度拡散層５を形成する。次に第１図（ｅ）
に示すようにＰＳＧ膜４を除去した後、開孔部の半導体
基板上にゲート酸化膜６を形成する．次にゲート電極材
料である多結晶シリコン７を約５０００人堆積する。次
にレジスト８を塗布し、表面を平坦化する。次に第１図
（『）に示すようにレジスト８と多結晶シリコン７のエ
ッチング速度が等しい条件テエッチバックすることによ
り開孔部にのみ多結晶シリコン７を残す。第１図（ｇ）
に示すように、酸化膜３を除去し多結晶シリコンをマス
クとして半導体基板１にヒ素を高濃度に例えば５Ｘ１０
”Ｃｍ−２イオン注入する。活性化のための熱処理を施
すと、Ｎ型低濃度拡散層５に隣接して、Ｎ型高濃度拡散
層８が形成される。次に第１図（ｈ）に示すように絶縁
膜として例えばシリコン酸化膜９を堆積し、Ｎ型高濃度
拡散層８上にコンタクト孔を開孔し、アルミ電極１０を
形成し、ソース・ドレインの電極とする。
（ａ）乃至（ｈ）は本発明の第１の実施例を説明するた
めの工程順に示した半導体チップの断面図である。まず
第１図（ａ）に示すように、Ｐ型半導体基板１に素子分
離シリコン酸化膜２を形成する．次に第１図（ｂ）に示
すように基板上に酸化膜３を例えば、ＣＶＤ方により約
５０００人堆積した後に、ゲート電極形成領域に開孔部
を有するフォトレジストをマスクとして、酸化膜３を異
方性エッチングする事により開孔部を形成する．次に第
１図（Ｃ）に示すようにＣＶＤ法によりＰＳＧ膜を例え
ば１５００人形成した後、第１図（ｄ）に示すようにこ
のＰＳＧ膜を異方性エッチングすることにより酸化膜３
の側壁部にのみ巾が約１０００人のＰＳＧ膜４を形成す
る．次に窒素雰囲気中で約８５０℃の熱処理を数分間行
う事により、ＰＳＧ膜からリンを半導体基板１に拡散さ
せ、Ｎ型低濃度拡散層５を形成する。次に第１図（ｅ）
に示すようにＰＳＧ膜４を除去した後、開孔部の半導体
基板上にゲート酸化膜６を形成する．次にゲート電極材
料である多結晶シリコン７を約５０００人堆積する。次
にレジスト８を塗布し、表面を平坦化する。次に第１図
（『）に示すようにレジスト８と多結晶シリコン７のエ
ッチング速度が等しい条件テエッチバックすることによ
り開孔部にのみ多結晶シリコン７を残す。第１図（ｇ）
に示すように、酸化膜３を除去し多結晶シリコンをマス
クとして半導体基板１にヒ素を高濃度に例えば５Ｘ１０
”Ｃｍ−２イオン注入する。活性化のための熱処理を施
すと、Ｎ型低濃度拡散層５に隣接して、Ｎ型高濃度拡散
層８が形成される。次に第１図（ｈ）に示すように絶縁
膜として例えばシリコン酸化膜９を堆積し、Ｎ型高濃度
拡散層８上にコンタクト孔を開孔し、アルミ電極１０を
形成し、ソース・ドレインの電極とする。
上記の実施例に於では、ＰＳＧ膜のリン濃度と、その後
の熱処理条件の制御が比較的容易な要因であるため、低
濃度拡散層の濃度の安定した形成が可能であり、安定し
たトランジスタ特性が実現できる．またゲート電極の寸
法が基板上に開けた酸化膜３の開孔部の大きさに自己整
合的に決まるため、寸法の制御性が従来例に比べて優れ
ているという利点を有する。
の熱処理条件の制御が比較的容易な要因であるため、低
濃度拡散層の濃度の安定した形成が可能であり、安定し
たトランジスタ特性が実現できる．またゲート電極の寸
法が基板上に開けた酸化膜３の開孔部の大きさに自己整
合的に決まるため、寸法の制御性が従来例に比べて優れ
ているという利点を有する。
第２図（ａ）乃至（ｊ）は本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
．第２図（ａ）に示すように、Ｐ型半導体基板１に素子
分離酸化膜２を形成する。次に第２図（ｂ）に示すよう
にゲート電極形成領域に開孔部を有する、約１０００人
のタングステン，チタン，モリブデン等の高融点金属１
ｌ、約４０００人の酸化膜１２からなる膜を形成する。
するための工程順に示した半導体チップの断面図である
．第２図（ａ）に示すように、Ｐ型半導体基板１に素子
分離酸化膜２を形成する。次に第２図（ｂ）に示すよう
にゲート電極形成領域に開孔部を有する、約１０００人
のタングステン，チタン，モリブデン等の高融点金属１
ｌ、約４０００人の酸化膜１２からなる膜を形成する。
次に第２図（ｃ）に示すように、約１０００人の酸化膜
１３を開孔部を含む基板全面にＣＶＤ法により形成する
。酸化膜１３に異方性エッチングを施し、開孔部の側壁
に沿って酸化膜のスペーサーを残す。このスペーサーは
後で形成するゲート電極と、高融薇金属１１を絶縁する
ために使用する．なお、第２図（ｄ）では、このスペー
サーと酸化膜１２は一体に描いてある。次に第２図（ｅ
）に示すように、ＰＳＧ膜４を約１５００人形成し、こ
れを．エッチバックして半導体基板上の開孔部の側壁に
沿って巾が約１０００人のＰＳＧ膜４を形成する。次に
第２図ＣＤに示すように、窒素雰囲気中で８５０℃の熱
処理を数分行う事によりＰＳＧ膜からリンを半導体基板
に拡散させ、Ｎ型低濃度拡散層５を形成する。次に第２
図（ｇ）に示すようにＰＳＧ膜を除去した後、開孔部の
半導体基板上にゲート酸化膜を介してゲート電極である
多結晶シリコン７を形成する。なお多結晶シリコン７の
形成方法は第１の実施例と同様であるため省略する。次
に高融点金属１ｌ及びこの上の酸化膜１２のうち、ソー
ス・ドレイン拡散層との接触をとるために使用する領域
を除いてエッチング除去する。次に第２図（ｈ）に示す
ように層間絶縁膜として酸化膜ｌ４を約５０００人形成
する．次にソース・ドレイン拡散層に接続する高融点金
属上にフンタクト孔を開孔し、このコンタクト孔を通じ
ヒ素を高濃度に例えばＩＸＩＯ”ｃｍ″″２イオン注入
する。次に第２図（ｉ）に示すように、窒素処理を例え
ば８５０℃で数分行うと、高融点金属に注入されたヒ素
は半導体基板との接触面を通じて基板内に拡散し、Ｎ型
高濃度拡散層８が形成される．ここで高融点金属中にお
けるヒ素の拡散係数は半導体中における値の数百倍と大
きいため、半導体基板へのヒ素の拡散は均一に行われる
．以上により、Ｎ型低濃度拡散層５に隣接してＮ型高濃
度拡散層８が形成される．更に、コンタクト部にアルミ
電極１０を形成し、ソース・ドレイン電極とする． 上記の第２の実施例に於ては、ソース・ドレイン部のコ
ンタクトは高融点金属上に開孔すればよく、従ってソー
ス・ドレインの拡散層の面積は、かなり小さくすること
が可能である．このため拡散層容量が大巾に低減でき、
高速動作が可能になるという利点がある。またソース・
ドレイン部をおおう高融点金属の抵抗が低いためトラン
ジスタの寄生抵抗が小さく、Ｎ型高濃度拡散層の濃度及
び深さを小さくすることが可能である。これは本実施例
に於ては短チャネルトランジスタの実現がより容易にな
るということを意味する。また、高融点金属１１は、ソ
ース・ドレイン拡散層部だけでなく素子分離酸化膜２上
に於ける配線としても使用可能であり回路構成上の自由
度が増すという利点も有する。
１３を開孔部を含む基板全面にＣＶＤ法により形成する
。酸化膜１３に異方性エッチングを施し、開孔部の側壁
に沿って酸化膜のスペーサーを残す。このスペーサーは
後で形成するゲート電極と、高融薇金属１１を絶縁する
ために使用する．なお、第２図（ｄ）では、このスペー
サーと酸化膜１２は一体に描いてある。次に第２図（ｅ
）に示すように、ＰＳＧ膜４を約１５００人形成し、こ
れを．エッチバックして半導体基板上の開孔部の側壁に
沿って巾が約１０００人のＰＳＧ膜４を形成する。次に
第２図ＣＤに示すように、窒素雰囲気中で８５０℃の熱
処理を数分行う事によりＰＳＧ膜からリンを半導体基板
に拡散させ、Ｎ型低濃度拡散層５を形成する。次に第２
図（ｇ）に示すようにＰＳＧ膜を除去した後、開孔部の
半導体基板上にゲート酸化膜を介してゲート電極である
多結晶シリコン７を形成する。なお多結晶シリコン７の
形成方法は第１の実施例と同様であるため省略する。次
に高融点金属１ｌ及びこの上の酸化膜１２のうち、ソー
ス・ドレイン拡散層との接触をとるために使用する領域
を除いてエッチング除去する。次に第２図（ｈ）に示す
ように層間絶縁膜として酸化膜ｌ４を約５０００人形成
する．次にソース・ドレイン拡散層に接続する高融点金
属上にフンタクト孔を開孔し、このコンタクト孔を通じ
ヒ素を高濃度に例えばＩＸＩＯ”ｃｍ″″２イオン注入
する。次に第２図（ｉ）に示すように、窒素処理を例え
ば８５０℃で数分行うと、高融点金属に注入されたヒ素
は半導体基板との接触面を通じて基板内に拡散し、Ｎ型
高濃度拡散層８が形成される．ここで高融点金属中にお
けるヒ素の拡散係数は半導体中における値の数百倍と大
きいため、半導体基板へのヒ素の拡散は均一に行われる
．以上により、Ｎ型低濃度拡散層５に隣接してＮ型高濃
度拡散層８が形成される．更に、コンタクト部にアルミ
電極１０を形成し、ソース・ドレイン電極とする． 上記の第２の実施例に於ては、ソース・ドレイン部のコ
ンタクトは高融点金属上に開孔すればよく、従ってソー
ス・ドレインの拡散層の面積は、かなり小さくすること
が可能である．このため拡散層容量が大巾に低減でき、
高速動作が可能になるという利点がある。またソース・
ドレイン部をおおう高融点金属の抵抗が低いためトラン
ジスタの寄生抵抗が小さく、Ｎ型高濃度拡散層の濃度及
び深さを小さくすることが可能である。これは本実施例
に於ては短チャネルトランジスタの実現がより容易にな
るということを意味する。また、高融点金属１１は、ソ
ース・ドレイン拡散層部だけでなく素子分離酸化膜２上
に於ける配線としても使用可能であり回路構成上の自由
度が増すという利点も有する。
以上説明したように本発明は、ゲート電極の寸法再現性
が良く、微細ＭＯＳ｝ランジスタの製造方法として適し
ている。またトランジスタの信頼性に大きな影響を与え
るソース・ドレイン部の低濃度拡散層の濃度の制御性が
良いという効果も有するばかりでなく、高濃度拡散層の
面積を大巾に低減できるため、拡散層容量及びソース・
ドレイン寄生抵抗が小さくでき、トランジスタの高速動
作が可能になるという効果もある。さらに、高濃度拡散
層の濃度，深さを小さくすることが可能なため、短チャ
ンネルトランジスタに適した製造方法である．
が良く、微細ＭＯＳ｝ランジスタの製造方法として適し
ている。またトランジスタの信頼性に大きな影響を与え
るソース・ドレイン部の低濃度拡散層の濃度の制御性が
良いという効果も有するばかりでなく、高濃度拡散層の
面積を大巾に低減できるため、拡散層容量及びソース・
ドレイン寄生抵抗が小さくでき、トランジスタの高速動
作が可能になるという効果もある。さらに、高濃度拡散
層の濃度，深さを小さくすることが可能なため、短チャ
ンネルトランジスタに適した製造方法である．
第１図（ａ）乃至（ｈ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、第２
図（ａ）乃至（ｉ）は第２の実施例を説明するための工
程順に示した半導体チップの断面図、第３図（ａ）乃至
（ｄ）は従来の製造方法を説明するための工程順に示し
た半導体チップの断面である．ｌ・・・・・・Ｐ型半導
体基板、２・・・・・・素子分離酸化膜、３・・・・・
・酸化膜、４・・・・・・ＰＳＧ膜、５・・川・Ｎ型低
濃度拡散層、６・・・・・・ゲート酸化膜、７・・・・
・・多結晶シリコン、８・・・・・・Ｎ型高濃度拡散層
、９・・・・・・酸化膜、ｌＯ・・・・・・アルミ電極
、１１・・・・・・高融点金属、１２乃至１５・・・・
・・酸化膜、１６・・・・・・フォトレジスト、１７・
・・・・・酸化膜のスペーサ− １８・・・・・・酸化
膜．代理人 弁理士 内 原 音 茅 ／ｖｉＡ ↓ ↓ ↓ 番 番 番 壷 ＋ 茅 ！ 」 茅 回
するための工程順に示した半導体チップの断面図、第２
図（ａ）乃至（ｉ）は第２の実施例を説明するための工
程順に示した半導体チップの断面図、第３図（ａ）乃至
（ｄ）は従来の製造方法を説明するための工程順に示し
た半導体チップの断面である．ｌ・・・・・・Ｐ型半導
体基板、２・・・・・・素子分離酸化膜、３・・・・・
・酸化膜、４・・・・・・ＰＳＧ膜、５・・川・Ｎ型低
濃度拡散層、６・・・・・・ゲート酸化膜、７・・・・
・・多結晶シリコン、８・・・・・・Ｎ型高濃度拡散層
、９・・・・・・酸化膜、ｌＯ・・・・・・アルミ電極
、１１・・・・・・高融点金属、１２乃至１５・・・・
・・酸化膜、１６・・・・・・フォトレジスト、１７・
・・・・・酸化膜のスペーサ− １８・・・・・・酸化
膜．代理人 弁理士 内 原 音 茅 ／ｖｉＡ ↓ ↓ ↓ 番 番 番 壷 ＋ 茅 ！ 」 茅 回
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜に前記一導電型の半導体基板
に達する開孔部を形成する工程と、前記開孔部を含む基
板上に逆導電型の不純物を含む不純物層を形成する工程
と、前記不純物層を異方性エッチングにより前記開孔部
の側壁部に残存させスペーサを形成する工程と、熱処理
を施し前記スペーサから逆導電型の不純物を前記半導体
基板内に拡散させ低濃度逆導電型拡散領域を形成する工
程と、前記スペーサを除去した後に前記開孔部上にゲー
ト絶縁膜及びゲート電極を形成する工程と、前記第１の
絶縁膜を除去した後前記ゲート電極をマスクとして前記
半導体基板に逆導電型不純物を導入し高濃度逆導電型拡
散領域を形成する工程とを含むことを特徴とする半導体
装置の製造方法。 ２、一導電型の半導体基板上に高融点金属層及び第１の
絶縁膜を順次形成する工程と、前記高融点金属層及び第
１の絶縁膜に前記一導電型の半導体基板に達する開孔部
を形成する工程と、前記開孔部を含む基板上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜上に逆導電型
の不純物を含む不純物層を形成する工程と、前記不純物
層を異方性エッチングにより前記開孔部の側壁部に残存
させスペーサを形成する工程と、熱処理を施し前記スペ
ーサから逆導電型の不純物を前記半導体基板内に拡散さ
せ低濃度逆導電型拡散領域を形成する工程と、前記スペ
ーサを除去した後に前記開孔部上にゲート絶縁膜及びゲ
ート電極を形成する工程と、基板上に第３の絶縁膜を形
成する工程と、前記高融点金属層に達するコンタクト孔
を形成する工程と、前記コンタクト孔を通して前記高融
点金属層に逆導電型の不純物を注入する工程と、熱処理
を施し前記高融点金属層から逆導電型の不純物を前記半
導体基板に拡散し高濃度逆導電型拡散領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052342A JP2751336B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052342A JP2751336B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231729A true JPH02231729A (ja) | 1990-09-13 |
| JP2751336B2 JP2751336B2 (ja) | 1998-05-18 |
Family
ID=12912128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052342A Expired - Lifetime JP2751336B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751336B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511907B1 (ko) * | 1999-12-22 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430270A (en) * | 1987-07-24 | 1989-02-01 | Fujitsu Ltd | Manufacture of insulated-gate semiconductor device |
-
1989
- 1989-03-03 JP JP1052342A patent/JP2751336B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430270A (en) * | 1987-07-24 | 1989-02-01 | Fujitsu Ltd | Manufacture of insulated-gate semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511907B1 (ko) * | 1999-12-22 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751336B2 (ja) | 1998-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5296401A (en) | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof | |
| US5472897A (en) | Method for fabricating MOS device with reduced anti-punchthrough region | |
| US6100561A (en) | Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation | |
| US5656518A (en) | Method for fabrication of a non-symmetrical transistor | |
| US6008097A (en) | MOS transistor of semiconductor device and method of manufacturing the same | |
| JPH1126597A (ja) | 半導体装置の製造方法 | |
| JPS6316673A (ja) | 半導体装置の製造方法 | |
| JPH11121739A (ja) | 半導体装置及びその製造方法 | |
| KR20000006579A (ko) | 반도체장치및그의제조방법 | |
| US6078079A (en) | Semiconductor device and method of manufacturing the same | |
| US5731240A (en) | Manufacturing method for semiconductor depositing device | |
| US5776814A (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
| US7416934B2 (en) | Semiconductor device | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JPH05218417A (ja) | 集積回路トランジスタ構成体及びその製造方法 | |
| JPH02231729A (ja) | 半導体装置の製造方法 | |
| JPH02196434A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2626532B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6245071A (ja) | 半導体装置の製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH07335893A (ja) | 半導体装置 | |
| JPH01125977A (ja) | Ｍｏｓ型半導体装置 | |
| JPH03120835A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| KR100439191B1 (ko) | 살리사이드 콘택 형성 방법 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 |