JPS6316673A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6316673A
JPS6316673A JP61159631A JP15963186A JPS6316673A JP S6316673 A JPS6316673 A JP S6316673A JP 61159631 A JP61159631 A JP 61159631A JP 15963186 A JP15963186 A JP 15963186A JP S6316673 A JPS6316673 A JP S6316673A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特にその電極
取出し部の高密度化および半導体素子領域の微細化に好
適な半導体装ばの製造方法に関する。
【従来の技術〕
半導体集積回路のパターン寸法がサブミクロンオーダま
で進展してきた現在１通常用いられるホトリソグラフィ
ーのマスク合わせ精度の大きさが半導体素子領域の微細
化、および応答の高速化を進める上での障害となってき
ている。特にＭＯＳＦＥＴのソース／ドレイン領域は、
電極取出しくコンタクト）部の形成におけるマスク合わ
せ精度で、−その大きさく面積）が決定されているため
、素子の活性領域の微細化が困難であり、高速化が図れ
ない、′− 例えば第５図（ａ）、（ｂ）に、従来のＭＯＳＦＥＴの
断面図および平面パターンを示す、それぞれの構成要素
は、Ｐ型半導体基板１００．フィールド酸化膜１０１、
ゲート酸化膜１０２．ゲート電極１０３、低濃度（ｎ）
　ドレイン領域１０４．ゲート電極１０３の側壁に設け
られたシリコン酸化膜によるスペーサ１０５．高濃度（
ｎ十）ソース／ドレイン領域１０６、パッシベーション
膜（ＰＳＧ膜）１０７．コンタクトホール１０８および
、電極配線層１０９から成る。このような技術を開示し
たものとして、従来、特開昭５９−２１１２７７号公報
。
特開昭５９−９９７７４号公報、特開昭５７−１５９０
６６号公報などが知られている。
〔発明が解決しようとする問題点〕
上記した従来のＭＯＳＦＥＴでは、ソース／ドレイン領
域（ｎ＋ＮｊＪ）１０６上にある酸化膜１０２に直接、
コンタクトホール１０８を設けて電極配線層１０９を形
成するため、ソース／ドレイン領域１０６の面積を大き
く確保する必要がある。すなわち、例えば第６図に示す
ようにパッシベーションＩｆ！１１０７に、コンタクト
ホール１０８を形成する際に、マスクの位置合わせがず
れて、フィールド酸化膜１０１の端部にコンタクトホー
ルが重なると、電極配線層１０９とＰ型半導体基板１０
０とが接触するため、ソース又はドレイン領域１０６と
基板１００とが電極配線層１０９で短絡されてしまう、
従って、第５図（ｂ）に示したように。
コンタクトホール１０８は、フィールド酸化膜１０１の
内側端から、ホトリソグラフィーのマスク合わせ精度以
上の距離Ｄａを隔てて形成する必要がある。また、同様
に、コンタクトホール１０８は、ゲート電極１０３から
も、マスク合ねせ精度以上の距離Ｄｂを隔てて形成する
必要がある。このため、従来のＭＯＳＦＥＴのソース／
ドレイン領域（ｎ十層）１０６の面積は、電極形成に附
随した領域分だけ大きく確保する必要があり、微細化が
図れない、しかも、機能的には、ソース／ドレイン領域
１０６の寄生容量が大きくなり、素子の高速化が図れな
い等の欠点があった。
なお、前述した例はＮチャネルＭＯＳＦＥＴについてで
あったが、ＰチャネルＭＯ３ＦＥＴにおいても全く同様
である。さらに、バイポーラトランジスタのベース領域
における電極形成においても、同様の問題があった。
本発明の目的は、電極形成のためだけに必要な半導体領
域（ＭＯＳＦＥＴではソース／ドレイン領域。
またバイポーラトランジスタではベース領域）を不要と
することにより、高集積化、高性能化（高速、高信頼化
）に適した半導体装置の製造方法を提供することにある
。
〔問題点を解決するための手段〕
上記目的は、ソース／ドレイン領域またはベース領域と
接し、かつゲート電極またはエミッタ電極によって自己
整合（セルファライン）的に分離された多結晶シリコン
膜を、これらの領域に対するコンタクト部材として設け
ることにより達成される。
本発明者らによる検討結果では、Ａｓ、Ｐまたはｓｂ等
のドナー型不純物が高濃度に添加された多結晶シリコン
のエツチング速度または酸化速度は、これらが添加され
ていない多結晶シリコン膜のそれに比べて著しく大きい
という現象を利用することで上記構造の半導体装置を実
現することができる。すなわち１本発明をＮチャネルＭ
ＯＳＦＥＴに適用する場合には、まずゲート電極上に、
ゲート電極と同形状の絶縁膜およびＡ　ｓ　ｇ　Ｐ　Ｈ
Ｓ　ｂなどのドナー型不純物イオンのいずれかが高濃度
に添加された導電性膜を設ける。前記ゲート電極の側壁
に厚みの制御された絶縁層を設けると同時に、ソース／
ドレイン領域と前記導電性膜の表面を露出させる６次に
、全面の不純物が添加されていない多結晶シリコン膜を
被着し、その後、熱処理することで前記導電性膜中に添
加されている不純物を導通性膜の上面と接する領域の多
結晶シリコン膜中に拡散させる。しかる後に、前記不純
物が拡散された多結晶シリコンのエツチング速度又は酸
化速度は、前記不純物無添加の多結晶シリコン膜に比べ
て著しく大きいことを利用し、前記不純物が拡散された
多結晶シリコン膜のみを自己整合的にエツチング除去す
るとともに、導電性膜をもエツチング除去する。その結
果、残された多結晶シリコン膜を、ソース領域、ドレイ
ン領域およびフィールド酸化膜の少なくとも一部を覆う
ような形状、寸法に加工することができ、所望のＮチャ
ネルＭＯＳＦＥＴが得られる。
〔作用〕
以上に説明したようにして形成されたＮ、チャネルＭＯ
ＳＦＥＴの多結晶シリコン膜は、ゲート電極によって自
己整合的にソース領域上の部分とドレイン領域上の部分
とに分離されており、またソース領域およびドレイン領
域に自己整合的に接続されている。このため、前記多結
晶シリコン膜に不純物をドーピングして低抵抗化するこ
とにより、これをソースおよびドレインの電極配線とし
て利用できる。従って、電極配線の形成に何階して従来
必要であったソース／ドレイン領域の面積拡大が必要で
なくなり、従来の不都合が除去できる。
本発明はＰチャネルＭＯ９ＦＥＴに適用できるのはもち
ろん、バイポーラトランジスタのベース領域の電極配線
にも同様に適用することができる。
〔実施例〕
以下１本発明の実施例を図面を用いて説明する。
第１図は、本発明の一実施例におけるＮチャネルＭＯＳ
ＦＥＴの製造方法を製造工程順に示す断面図である。
第１図（ａ）に示すように、まずＰ型半導体基板１０上
に、選択酸化によってフィールド酸化膜１１を形成し、
フィールド酸化膜１１で囲まれた領域内に薄いゲート酸
化膜１２を形成する。次いで、全面に第１のりん（Ｐ）
のドープされた多結晶シリコン膜を２０００人の厚みで
被着し、その上にタングステンシリサイド（ＷＳｉｚ）
膜を３０００人の厚みで重ねて被着してゲート電極１３
を形成する。つづいて窒化珪素膜１４を５００人被潰し
。
さらにその上に厚み１０００人の多結晶シリコン膜１５
を形成する。最上層の多結晶シリコン膜１５中にＡｓを
２Ｘ１０”■″″２″２イオン打込後、写真蝕刻法によ
り、前記４層膜を所望形状に加工することで、ＷＳｉｚ
／多結晶シ多結晶シリコ成膜ゲート電極１３と、これと
同一形状の窒化珪素膜１４およびＡｓのドープされた多
結晶シリコン圀１５を形成する。さらに、ゲート電極１
３をマスクとして、低濃度ｎ型のソース／ドレイン領域
１６をイオン打込みによって形成する。第１図（ｂ）に
示すように、全面に、ＣＶＤ法によって酸化珪素膜を被
着した後、異方性のドライエツチング技術で、酸化珪素
膜をエツチングすることにより少なくともゲート電極１
３の側壁に酸化珪素から成るスペーサ１７を設ける。そ
れと同時に、ソース領域、ドレイン領域及び多結晶シリ
コン膜１５の少なくとも上面を露出する１次に、第１図
（ｃ）に示すように、全面に、第３の多結晶シリコン暎
１８を２０００人の厚みで被着する。その後、乾燥酸素
雰囲気中で８′００℃、１０分の熱処理することにより
、前記第３の多結晶シリコン膜１８の表面に数１０人の
薄い酸化珪素膜を形成する。次いで、窒素雰囲気中で９
００℃、３０分の熱処理を施すことにより、前記多数結
晶シリコン膜１５中にドーピングされたＡｓを、多結晶
シリコン膜１５と接する領域の多結晶シリコン膜１８中
に拡散させ、Ａｓがドーピングされた多結晶シリコン膜
１８Ａを形成する。次に、第１図（ｄ）に示すように、
まず前記多結晶シリコン膜１８゜１８Ａ上の薄い酸化珪
素膜をＨＦ水溶液で除去した後、ＨＦ　：　ＨＮＯａ：
Ｃ１（ａｃＯＯＨ＝　１　：　３　：　１６のエッチャ
ントを用いて多結晶シリコン膜１８゜１８Ａおよび１５
をエツチングする。このとき、Ａｓがドープされた多結
晶シリコン膜１８Ａ。
１５だけがエツチングされ、ドーピングされていない多
結晶シリコン膜１８は全くエツチングされないで残る。
また、前記エッチャントの酸化珪素膜１７および窒化珪
化膜１４に対するエツチング速度は小さいので、この工
程でゲート電極１３がエツチングされることはない。次
いで、乾燥酸素雰囲気中、８００℃、１０分の熱処理す
ることにより多結晶シリコン膵１８上に薄い酸化珪化膜
を形成する。その後、全面にＡｓイオン１９を１×１０
１８０−２注入し、窒素雰囲気中、９５０’Ｃ。
１０分の熱処理を施すことにより、半導体基板１０の領
域１６内に高濃度ｎ生型のソース／ドレイン領域２０を
形成する１次に、第１図（ｅ）に示すように１通常の写
真蝕刻技術を用いて、前記多結晶シリコン膜１８が少な
くともフィールド酸化ｇｔ１を覆うような寸法、形状と
なるように、これを選択蝕刻してソース／ドレイン電極
１８Ｂを形成する。次いで、パッシベーション膜として
ＰＳＧ膜２１を被着した後、通常の写真蝕刻技術を用い
て、前記ソース／ドレイン電極１８Ｂ上のＰＳＧ膜２１
にコンタクトホール２２を形成する。
最後にＡＱ−２％Ｓｉを被着した後、前述と同様に選択
蝕刻して電極配＆＠ＷＪ２３を形成することで、ｎチャ
ネルＭＯ５ＦＥＴの製造工程が終了する。なお第１図（
ｇ）は同図（ｆ）の平面パターンを示す図である。
以上に説明した製造方法を用いることにより、ソース領
域およびドレイン領域２０は、自己整合的に形成された
ソース／ドレイン電極１８Ｂにより、フィールド酸化膜
１１の上にまで延長されており、少なくともフィールド
酸化膜１１上において（ソース／ドレイン領域２０上の
みにではなく）コンタクトホール２２が形成できる。そ
のため、従来コンタクトホールの形成のためのみに必要
とされていた、広面積のソース／ドレイン領域が必要で
はなくなる。従って、ＭＯＳＦＥＴの微細化が容易に達
成できる。しかも、ソース／ドレイン領域の面積の減少
に伴なって、その寄生容量も大幅に小さくできるので、
素子の高速化が達成できる。また電極配線層２３とソー
ス／ドレイン領域１６゜２０との接続が多結晶シリコン
膜（ソース／ドレイン電極）１８Ｂを介して成されるの
で、電極配線層に含まれるＡＱ原子の浸入などによる接
合特性の劣化が防止できる。更に、高濃度のｎ型ソース
／ドレイン領域２０の形成は、多結晶シリコン膜１８Ｂ
中からＡｓの拡散により成されるため、その拡散深さを
十分に浅くすることが可能であり、このため短チヤネル
効果（ドレイン領域の空乏層がソース領域と連なって空
間電荷制限の大電流が流れる、すなわちパンチスルーを
起こすこと）に強いＭＯＳＦＥＴを実現することができ
る。
なお本実施例では、多結晶シリコン膜１５中にドーピン
グする不純物としてＡｓを用いる場合について説明した
が、ｐ、ｓｂ又は他のドナー型不純物であっても、十分
大きな増速エツチングが観測され、本発明の効果を奏す
ることが確認できた。
また、多結晶シリコン膜１８Ａ、１５のエツチング液と
して、ＨＦ　：　ＨＮＯａ：Ｃ）ＩａＣＯＯ）ｌ＝　１
　：　３　：１６のエッチャントを用いた例について説
明したが他の組成のエッチャントであってもよい。さら
に、ウェットエツチングのみならず、ドライエッチ（Ｒ
ＩＥや塩素系ガスを用いた光励起エツチング）において
も前記増速エツチングが可能であり、本発明の効果を奏
することができる。
本発明は、ＰチャネルＭＯ３ＦＥＴに適用しても、バイ
ポーラトランジスタに適用しても全く同様の効果を確認
できた。
次に、本発明の第２の実施例について説明する。
第２図は本発明によるＮチャネルＭＯ３ＦＥＴの製造方
法を製造工程順に示す断面図である。第２図（ａ）に、
まずＰ型半導体基板３ｏ上に、第１の実施例と同様に、
フィールド酸化膜３１を形成し、フィールド酸化膜３１
で囲まれた領域内に薄いゲート酸化膜３２を形成する。
次いで、全面に第１の多結晶シリコン膜を２０００人の
膜厚で被着し、その上にＭ　ｏ　Ｓ　ｉ　ｚ膜を３００
０人被着人被ゲート電極３３を形成する。次いで、酸化
珪素膜３４を５００人被潰し、さらにその上に厚み１０
００人のＰのドープされた第２の多結晶シリコン膜３５
を形成する。次に、最上層の第２多結晶シリコン膜３５
中にＡｓをＩ　Ｘ　１０１６ｃｘ−”イオン打込みした
後、写真蝕刻法により、前′ｇ２４層膜を所望形状に加
工する。その結果、Ｍｏ５ｉｚ／多結晶シリコン膜から
成るゲート電極３３と、これと同一形状の酸化珪素膜３
４およびＡｓのドープされた多結晶シリコン膜３５を形
成する。さらにゲート電極３３をマスクとして、低濃度
ｎ型のソース／ドレイン領域３６をイオン注入により形
成する。次に、第２図（ｂ）に示すように、全面にＣＶ
Ｄ法による酸化珪素膜を被着した後、異方性のドライエ
ツチング技術で酸化珪素膜をエツチングすることにより
、少なくともゲート電極３３の側壁に酸化珪素から成る
スペーサ３７を設ける。それと同時に、ソース領域、ド
レイン領域３６．３６及び多結晶シリコン膜３５の少な
くとも上面を露出させる。次に、第２図（ｃ）に示すよ
うに、第３の多結晶シリコン膜３８を、２０００人の厚
みで全面に被着した後に、乾燥酸素雰囲気中で８００℃
。
１０分の熱処理をすることにより、前記第２の多結晶シ
リコン膜３８の表面に数１０人の薄い酸化珪素膜を形成
する１次いで、窒素雰囲気中で９００℃、３０分の熱処
理を施こし、前記多結晶シリコン膜３５中にドーピング
されていたＡｓを、多結晶シリコン膜３５の少なくとも
上面と接する領域の多結晶シリコン３８Ａ中に拡散させ
、Ａｓがドーピングされた多結晶シリコンｅ３８Ａを、
多結晶シリコン膜３５の直上に形成する６次に第２図（
ｄ）に示すように、まずＨ２１０Ｚ＝１．６／１の混合
ガスを燃焼させた水蒸気中で７５０℃。
６０分の熱処理を施こすと、Ａｓがドープされた多結晶
シリコン膜３８Ａ上には約２０００人の酸化珪素膜４０
が成長し、一方、ドープされていない多結晶シリコン膜
３８上には約２５０人の酸化珪化膜３９が成長する６次
いで第２図（ｅ）に示すように、ＨＦ水溶液で前記酸化
珪素膜３９を除去した後、全面にＭＯを５００人の厚み
で被着する１次いで窒素雰囲気中で６００℃、３０分の
熱処理を隼こし、Ｍｏと多結晶シリコン３８の上層部を
反応させた後、酸化珪素膜４０上の未反応Ｍｏを王水で
除去することにより、酸化珪素膜４０上を除く表面部分
に、自己整合的にＭｏ５ｉｚ４１を形成する。さらに、
乾燥酸素雰囲気中で８００℃、１０分間の熱処理を施こ
し、前記Ｍｏ５ｉｚ４１上に薄い酸化珪素膜を形成し、
全面にＡｓイオン４２をＩ　Ｘ　１０　”ｃｓ−２注入
し、窒素雰囲気中で９５０℃、１０分の熱処理すること
で、半導体基板３０内に高濃度ｎ型ソース／ドレイン領
域４３を形成する１次に、第２図（ｆ）に示すように、
まず酸化珪素膜４０およびＭｏＳｉ２４１上の薄い酸化
珪素膜を壱れぞれＨＦ水溶液でエツチング除去した後、
７０℃に熱したＫＯＨ水溶液／イソプロピルアルコール
混合液を用いて、前記多結晶シリコン膜３８Ａ、３５を
エツチング除去する。
このとき、多結晶シリコン膜３８上のＭｏ５ｉｚ　４１
は、前記エッチャントによっては全く溶解されない、ま
た、ゲート電極３３上の酸化珪素膜３４およびスペーサ
３７も前記エッチャントによっては全く溶解されないの
で、ゲート電極３３がエツチングされることはない０次
いで通常の写真蝕刻法を用いて、前記多結晶シリコン膜
３８およびＭｏ５ｉｚ膜４１を、少なくともその一部が
フィールド酸化膜３１上にまで延在するように選択蝕刻
し、ソース／ドレイン電極４４を形成する０次に第２図
（ｇ）に示すように、パッシベーション膜としてＰＳＧ
膜４５を全面に被着した後、通常の写真蝕刻法を用いて
、前記ソース／ドレイン電極４４上にコンタクトホール
４６を形成する１次に、ＡＱ−２％Ｓｉを全面に被着し
た後、前述と同様に選択蝕刻して電極配線層４７を形成
することで、ＮチャネルＭＯ５ＦＩＩ！Ｔの製造工程が
終了する。なお、第２図（ｈ）は同図（ｇ）の平面パタ
ーンを示す図である。
以上に説明した製造方法を用いることにより、第１実施
例に関したのと全く同様の理由で従来の不都合が除去で
き、素子の高集積、高性能、高信頼化が達成できる。
なお、本実施例では、多結晶シリコン１ｔ３５中にドー
ピングする不純物にＡｓを用いた場合を説明したが、ｐ
、ｓｂ等の不純物を用いても、本発明の目的とする効果
を奏することが確認できた。
また、ゲート電極３３およびソース／ドレイン電極上に
ＭｏＳｉ　ｚを用いたが、他のシリサイドを用いてもよ
い。さらにゲート電極上の多結晶シリコン［３８Ａ、３
５のエツチングに、ＫＯＨ水溶液系のエッチャントを用
いるものとしたが１例えばヒドラジン水溶液、水酸化ア
ンモニウムなどのアルカリ水溶液を用いても、あるいは
、塩素系ガスによる光励起エツチング法等地のエツチン
グ法を用いても１本発明の効果を達成できる。
本発明の第１および第２実施例は、ＰチャネルＭＯＳＦ
ＥＴおよびバイポーラトランジスタに適用しても、全く
同様の効果を奏することができることが確認できた。
次に本発明の第３の実施例について説明する。
第３図は、本発明をバスポーラトランジスタのエミッタ
及びベース領域の製造に適用した場合の製造工程を順に
示す断面図である。第３図（ａ）に示すように、まずｐ
型半導体基板５０上に高濃度ｎ型導伝Ｍ（ｎ十層）５１
を形成し、エピタキシャル成長法により低濃度ｎ型導電
層（ｎ一層）５２を形成し、次いで選択酸化により、フ
ィールド酸化膜５３を形成する。次に、フィールド酸化
膜５３で囲まれた領域内に薄い酸化珪素膜を形成した後
、Ｂをイオン注入することで、ベース層となるｐ型導電
層領域５４を形成する。次に、前記薄い酸化珪素膜をＨ
Ｆ水溶液でエツチングし、除去する。
次に第３図（ｂ）に示すように、まず全面に第１の多結
晶シリコン膜を２０００人被着し、その多結晶シリコン
膜中にＡｓイオンを注入する。その後。
第１の多結晶シリコン膜上に２０００人のチタンシリサ
イド（ＴｉＳｉｚ）ｌ！ｉと１０００人の窒化珪素膜を
被着する０次に、前記１０００人の厚みの窒化珪素膜上
に第２の多結晶シリコン膜を１５００人の厚みで被着し
た後に、乾燥した酸素雰囲気中で８００℃、１０分の熱
処理を施こし、前記第２の多結晶シリコン膜上に数１０
人の酸化珪素膜を形成する０次に、前記第２の多結晶シ
リコン膜中にＡｓイオンを１．５　Ｘ　１０”’ａｍ”
″！注入する。その後、窒素雰囲気中で所望の熱処理を
施こすことにより、前記第１および第２の多結晶シリコ
ン膜中に注入したＡｓを該膜の厚み方向にほぼ均一に拡
散させる。
次に、写真蝕刻法により、前記４層膜を所望形状に加工
することで、Ｔｉ５ｉｚ　／多結晶シリコン膜から成る
エミッタ電極５５と、これと同一形状の窒化珪素［５６
および第２多結晶シリコン膜５７を形成する６次に第３
図（ｃ）に示すように、全面に、ＣＶＤ法によって酸化
珪素膜を被着した後。
異方性のドライエツチング抜術で、該酸化珪素膜をエツ
チングすることにより、少なくともエミッタ電極５５の
側壁に酸化珪素膜から成るスペーサ５８を設ける。それ
と同時に、外部ベース領域および多結晶シリコン膜５７
の少なくとも上面を露出させる６次に第３図（ｄ）に示
すように、全面に第３の多結晶シリコン膜５９を３００
０人の厚みで被着した後に、乾燥酸素雰囲気中で８００
℃、１０分の熱処理を施こし、前記第３の多結晶シリコ
ン膜５９の表面に数１０人の薄い酸化珪素膜を形成する
０次いで、窒素雰囲気中で９００’Ｃ１３０分程度の熱
処理を施こし、前記多結晶シリコン膜５７中にドーピン
グされたＡｓを、多結晶シリコン膜５７と接する領域の
多結晶シリコン膜５９中に拡散させ、Ａｓがドーピング
された多結晶シリコン膜５９Ａを形成する。一方、これ
と同時に、エミッタ電極５５中にドーピングされたＡｓ
を拡散させることにより、Ｐ型導電層領域５４内に高濃
度ｎ型導電層から成るエミッタ領域６０を形成する。次
に第３図（ｅ）に示すように、まず前記多結晶シリコン
膜５９．５９Ａ上の薄い酸化珪素膜をＨＦ水溶液で除去
した後、塩素ガス（ＣＱａ）を例えば低圧水銀ランプに
より、ラジカルに分解する方法を用いて、前記多結晶シ
リコン１１１５９．５９Ａおよび５７をエツチングする
。４のとき、Ａｓがドーピングされた多結晶シリ：！イ
膜５９Ａおよび５７は、Ａｓがドーピングされてない多
結晶シリコン膜５９に比べ１０倍以上のエツチング速度
を有するため、多結晶シリコン膜５９Ａおよび５７を選
択的にエツチング除去できる。前記塩素ラジカルは、酸
化珪素膜５８および窒化珪素膜５６を全くエツチングし
ないので、この工程でエミッタ電極５５がエツチングさ
れることはない０次いで、乾燥酸素雰囲気中、８００℃
。
１０分の熱処理を施すことにより、多結晶シリコン膜５
９上に薄い酸化珪素膜を形成し、その後、全面にＢイオ
ン６１を１０ＫｅＶの加速エネルギーで３Ｘ１０１ａ■
′″２注入し、窒素雰囲気中９００℃、２０分程度の熱
処理を施こすことにより、多結晶シリコン膜５９と接す
るＰ型導電領域５４内に高濃度Ｐ型導電層（外部ベース
領域）６２を形成する。なお、このとき前記窒化珪素膜
５６がＢイオンの注入マスクとして機能するので、エミ
ッタ電極５５中にＢイオンが注入されることはない。
次に第３図（ｆ）に示すように、通常の写真蝕刻法を用
いて、前記多結晶シリコン膜５９が少なくとも、フィー
ルド酸化［５３を覆うような寸法。
形状となるように、これを選択蝕刻して、ベース電極６
０Ｂを形成する０次いで第３図（ｇ）に示すように、パ
ッシベーション膜として、ＰＳＧ膜６膜製３着した後１
通常の写真蝕刻法を用いて、前記ベース電極上のＰＳＧ
膜およびエミッタ電極上のＰＳＧ膜／膜化窒化珪素膜孔
を設けて、コンタクトホール６４を形成する。最後にＡ
ｆｌ−２％Ｓｉを被着した後、前述と同様に選択蝕刻し
て電極配線層６５を形成することで、バイポーラトラン
ジスタの製造工程が終了する。なお第３図（ｈ）は同図
（ｇ）の平面パターンを示す図である。
以上に説明した製造方法を用いることにより。
外部ベース領域６２は、自己整合的に形成されたベース
電極６０Ｂにより、フィールド酸化膜５３の上にまで延
長されており、少なくともフィールド酸化膜５３上にお
いて（外部ベース領域６２上のみだけではなく）コンタ
クトホール６４が形成できるので、従来のようなコンタ
クトホールの形成のためのみに必要とされていた、広面
積の外部ベース領域が必要でなくなる。従って、バイポ
ーラトランジスタのベース領域の微細化が容易に達成で
き、このためベース−コレクタ（ｎ十層５１）間の接合
容量が大幅に低減できるので、素子の高速動作が達成で
きる。また、第３図（ｆ）に示す如く、外部ベース領域
の面積を必要以上に増すことなく、容易に外部ベースを
エミッタ電極５５（エミッタ領域６０）の周辺（本図で
は３面）から引き出すことができるので、ベース抵抗を
十分小さくすることができる。その結果、素子の高速動
作が達成できる。
なお本実施例では、多結晶シリコン膜５７中にドーピン
グする不純物としてＡｓを用いる場合について説明した
が、ｐ、ｓｂまたは他のドナー型不一物であっても、十
分大きな増速エツチングがａ測され１本発明の効果を奏
することが確認できた。また、本実施例では、エミッタ
電極５５をフィールド酸化膜５３上に引き上げて、コン
タクトホールおよび電極配線層を形成する場合について
説明したが、例えば第４図（ａ）および（ｂ）に示すよ
うに、エミッタ領域６ｏの直上のエミッタ電極５５上に
コンタクトホールおよび電極配線層を形成することもで
きる。
〔発明の効果〕
本発明によれば、ＭＯＳＦＥＴのソース／ドレイン領域
上、或いはバイポーラの外部ベース領域上に。
多結晶シリコン電極を自己整合的に設けることができる
ので、前記ソース／ドレイン領域及びベース領域の面積
を十分に微細化できる。この結果。
素子の高集積化が容易であり、寄生容量、寄生抵抗が大
幅に低減でき、素子の高速化が達成できる。
【図面の簡単な説明】
第１図は、本発明の実施例であるｎチャネルＭＯ５Ｆ［
！Ｔの製造方法を製造工程順に示す断面図及び平面パタ
ーン図、第２図は、本発明の他の実施例であるｎチャネ
ルＭＯＳＦＥＴの製造方法を製造工程順に示す断面図及
び平面パターン図、第３図及び第４図は、本発明の実施
例であるバイポーラトランジスタの製造方法を製造工程
順に示す断面図及び平面パターン図、第５図は、従来法
により製癒したＭＯＳＦＥＴの断面図及びその平面パタ
ーン図、第６図は、従来法の欠点を説明するためのＭＯ
ＳＦＥＴの断面図及びその平面パターン図である。 １１・・・フィールド酸化膜、１８，１８Ａ、１８Ｂ・
・・多結晶シリコン膜（ソース／ドレイン電極）、１３
・・・ゲート電極、２２・・・コンタクトホール、２３
・・・電極腕、ｔ！Ｍ　（ＡＱ−５ｉ）、３１・・・フ
ィールド酸化膜、３３・・・ゲート電極、４４・・・Ｗ
　Ｓ　ｉ　２／多結晶シリコン膜（ソース／ドレイン電
極）、４６・・ζコンタクトホール、４７・・・電極配
線層（Ａｌ１・Ｓｉ）　、５３・・・フィールド酸化膜
、５５・・・エミッタ電極、５９Ｂ・・・多結晶シリコ
ン膜（ベース電極）、６４・・・コンタクトホール、６
５・・・電極配線層（Ａｌ１−３ｉ）。

Claims (1)

  1. 【特許請求の範囲】 １、互いに隣接し、同じ主面に露出する１導電型および
    反対導電型の半導体領域を有する半導体基板上の、前記
    １導電型半導体領域上に、下層に第１導電性膜から成る
    第１電極と、中間層に絶縁膜と、上層にｎ型不純物が添
    加された第２導電性膜の３層膜を設けてこれを所望形状
    に加工する工程と、前記第１電極の側壁を覆うように絶
    縁層を形成する工程と、前記第１電極の側壁に設けられ
    た絶縁層、第２導電性膜、反対導電型半導体領域、およ
    び前記反対導電型半導体領域の輪郭の少なくとも一部を
    規定するフィールド絶縁層を覆うように多結晶シリコン
    膜を設ける工程と、熱処理して前記第２導電性膜と接す
    る領域の多結晶シリコン膜中に前記第２導電性膜中の不
    純物を拡散させる工程と、少なくとも不純物が拡散され
    ていない多結晶シリコン膜を残して前記不純物が拡散さ
    れた多結晶シリコン膜と第２導電性膜をエッチングして
    除去し、前記反対導電型半導体領域に接続された第２電
    極を形成する工程とを含むことを特徴とする半導体装置
    の製造方法。 ２、前記第１電極は前記１導電型半導体領域にオーミッ
    ク接続されたことを特徴とする特許請求の範囲第１項記
    載の半導体装置の製造方法。 ３、前記第１電極は前記１導電型半導体領域から絶縁し
    て形成されていることを特徴とする特許請求の範囲第１
    項記載の半導体装置の製造方法。 ４、互いに隣接し、同じ主面に露出する１導電型および
    反対導電型の半導体領域を有する半導体基板上の、前記
    １導電型半導体基板上に、下層に第１導電性膜から成る
    第１電極と、中間層に絶縁膜と、上層にｎ型の不純物が
    添加された第２導電性膜の３層膜を設けてこれを所望形
    状に加工する工程と、前記第１電極の側壁を覆うように
    絶縁層を形成する工程と、前記第１電極の側壁に設けら
    れた絶縁層、第２導電性膜、反対導電型半導体領域およ
    び前記反対導電型半導体領域の輪郭の少なくとも一部を
    規定するフィールド絶縁層を覆うように多結晶シリコン
    膜を設ける工程と、熱処理して前記第２導電性膜と接す
    る領域の多結晶シリコン膜中に、前記第２導電性膜中の
    不純物を拡散させる工程と、その後に酸化性雰囲気中で
    熱処理することにより、前記不純物が拡散された領域の
    多結晶シリコン膜上に厚い酸化珪素膜を形成すると共に
    、不純物が拡散されていない領域の多結晶シリコン膜上
    に薄い酸化珪素膜を形成する工程と、前記厚い酸化珪素
    膜をマスクとして、前記薄い酸化珪素膜を除去した後、
    露出した多結晶シリコン膜上に高融点金属の珪化膜およ
    び窒化珪素膜の少なくとも一方を形成する工程と、前記
    厚い酸化珪素膜を除去した後、高融点金属珪化膜および
    窒化珪素膜の少なくとも一方をマスクとして、前記不純
    物が拡散された領域の多結晶シリコン膜と前記第２導電
    性膜を、エッチングして除去し、前記反対導電型半導体
    領域に接続された第２電極を形成する工程とを含むこと
    を特徴とする半導体装置の製造方法。 ５、前記第１電極は前記第１導電型半導体領域にオーミ
    ック接続されたことを特徴とする特許請求の範囲第４項
    記載の半導体装置の製造方法。 ６、前記第１電極は前記第１導電型半導体領域から絶縁
    して形成されていることを特徴とする特許請求の範囲第
    ４項記載の半導体装置の製造方法。
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