JPS60217666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60217666A JPS60217666A JP7345484A JP7345484A JPS60217666A JP S60217666 A JPS60217666 A JP S60217666A JP 7345484 A JP7345484 A JP 7345484A JP 7345484 A JP7345484 A JP 7345484A JP S60217666 A JPS60217666 A JP S60217666A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細化構造を有するＭＯ８形半導体装置の製
造方法に関する。
造方法に関する。
従来例の構成とその問題点
高速度で高集積度の性能を得るための微細構造を持つＭ
Ｏ８形半導体集積回路の製造方法において、ゲート酸化
膜の薄膜化、ソース・ドレイン接合深さの浅薄化によっ
て、ドレイン近傍に高電界が加えられホット・エレクト
ロンが発生し、チャネル領域でゲート酸化膜へのホット
エレクトロン注入によ５ＭＯ８）ランシスターの閾値を
変化させるいわゆるホットエレクトロン効果が大きな問
題となっている。
Ｏ８形半導体集積回路の製造方法において、ゲート酸化
膜の薄膜化、ソース・ドレイン接合深さの浅薄化によっ
て、ドレイン近傍に高電界が加えられホット・エレクト
ロンが発生し、チャネル領域でゲート酸化膜へのホット
エレクトロン注入によ５ＭＯ８）ランシスターの閾値を
変化させるいわゆるホットエレクトロン効果が大きな問
題となっている。
このホット・エレクトロン効果を防止するためドレイン
近傍の電界を弱めるべくソース・ドレイン領域を低濃度
の深い拡散層と高＃度の浅い拡散層の二重拡散層により
形成し、不純物の深さ方向分布を変えて電界強度を緩和
する方法が提案されている。従来の二重拡散構造を形成
する製造方法について第１図〜第４図に示すＭｏｓトラ
ンジスターの工程順断面図を用いて説明する。
近傍の電界を弱めるべくソース・ドレイン領域を低濃度
の深い拡散層と高＃度の浅い拡散層の二重拡散層により
形成し、不純物の深さ方向分布を変えて電界強度を緩和
する方法が提案されている。従来の二重拡散構造を形成
する製造方法について第１図〜第４図に示すＭｏｓトラ
ンジスターの工程順断面図を用いて説明する。
第１図に示すｐ形シリコン基板１の表面に、ＭＯ８形ト
ランジスタの素子分離領域を形成する。
ランジスタの素子分離領域を形成する。
フィールド酸化膜３とゲート酸化膜２を選択的に形成す
る。次に第２図に示すポリシリコンゲート電極４を、減
圧ＣＶＤ法によシボリシリコン膜を堆積させ、さらに減
圧ＣＶＤ法によシリコン窒化膜６を堆積させ、シリコン
窒化膜およびポリシリコン膜をパターンニングして形成
する。ゲート電極のパターンニングを行った後、ソース
・ドレインとなる領域に、ポリシリコンゲート電極４を
選択マスクとして用いたセルフ−アライン法を用いて燐
（Ｐ）イオンを１００ ＫｅＶのエネルギーで１×１０
個／ ｃＡ注入して低濃度で深い１ 拡散層ｅを形成す
る。次に第３図に示すポリシリコンゲート電極を酸化す
ることによって側面にのみ酸化膜７を形成する。この際
ポリシリコンゲート電極４の上の面はシリコン窒化膜６
に覆われており酸化膜は形成されない。この後第４図に
示すように、ソース・ドレイン領域上の薄い酸化膜を除
去し、シリコン窒化膜５を除去し、砒素（Ａ８）イオン
を４０ＫｅＶのエネルギーで３×１６５個／Ｃシ注入を
行い高濃度で浅い♂拡散層ｄを形成する。
る。次に第２図に示すポリシリコンゲート電極４を、減
圧ＣＶＤ法によシボリシリコン膜を堆積させ、さらに減
圧ＣＶＤ法によシリコン窒化膜６を堆積させ、シリコン
窒化膜およびポリシリコン膜をパターンニングして形成
する。ゲート電極のパターンニングを行った後、ソース
・ドレインとなる領域に、ポリシリコンゲート電極４を
選択マスクとして用いたセルフ−アライン法を用いて燐
（Ｐ）イオンを１００ ＫｅＶのエネルギーで１×１０
個／ ｃＡ注入して低濃度で深い１ 拡散層ｅを形成す
る。次に第３図に示すポリシリコンゲート電極を酸化す
ることによって側面にのみ酸化膜７を形成する。この際
ポリシリコンゲート電極４の上の面はシリコン窒化膜６
に覆われており酸化膜は形成されない。この後第４図に
示すように、ソース・ドレイン領域上の薄い酸化膜を除
去し、シリコン窒化膜５を除去し、砒素（Ａ８）イオン
を４０ＫｅＶのエネルギーで３×１６５個／Ｃシ注入を
行い高濃度で浅い♂拡散層ｄを形成する。
以後アニールを行って注入された不純物を活性化させる
ことによって二重拡散層より成るン〜ス・ドレイン領域
が形成される。以降層間膜・配線を形成してＭＯＳトラ
ンジスターよ、り成る半導体集積回路装置が形成される
。
ことによって二重拡散層より成るン〜ス・ドレイン領域
が形成される。以降層間膜・配線を形成してＭＯＳトラ
ンジスターよ、り成る半導体集積回路装置が形成される
。
この方法においては１低濃度拡散層ｅおよび♂高濃度拡
散層６′を形成するため、イオン注入マスクとなるポリ
シリコンゲート電極４の大きさを変える必要があり、ま
た、ポリシリコンゲート電極４の上部表面に酸化を防止
するだめのシリコン窒化膜６を必要とする。またポリシ
リコンを酸化してゲート電極の側面に厚い酸化膜を形成
するため、高温の熱処理を必要とし、この熱処理のため
、ソース・ドレイン領域の不純物が再拡散してソース・
ドレインの接合深さが深くなり過ぎる。
散層６′を形成するため、イオン注入マスクとなるポリ
シリコンゲート電極４の大きさを変える必要があり、ま
た、ポリシリコンゲート電極４の上部表面に酸化を防止
するだめのシリコン窒化膜６を必要とする。またポリシ
リコンを酸化してゲート電極の側面に厚い酸化膜を形成
するため、高温の熱処理を必要とし、この熱処理のため
、ソース・ドレイン領域の不純物が再拡散してソース・
ドレインの接合深さが深くなり過ぎる。
またポリシリコンの酸化処理によってポリシリコンゲー
ト電極の側面の酸化膜を厚く、ソース・ドレイン領域上
に成長する酸化膜の厚さを薄く干るため、ポリシリコン
膜に多量の燐をドープして酸化の速度を高めなければな
らない。しかしこの場合多量の燐をドープしたポリシリ
コンゲート電極は熱処理によってゲート酸化膜を燐が拡
散してチャンネル領域の濃度を変えることによってトラ
ンジスタの閾値を変化させる不都合を生ずる問題があっ
た。
ト電極の側面の酸化膜を厚く、ソース・ドレイン領域上
に成長する酸化膜の厚さを薄く干るため、ポリシリコン
膜に多量の燐をドープして酸化の速度を高めなければな
らない。しかしこの場合多量の燐をドープしたポリシリ
コンゲート電極は熱処理によってゲート酸化膜を燐が拡
散してチャンネル領域の濃度を変えることによってトラ
ンジスタの閾値を変化させる不都合を生ずる問題があっ
た。
発明の目的
本発明の目的はＭＯ８形トランジスタのソース・ドレイ
ン領域をｎ−低濃度拡散層と♂高濃度拡散層の二重拡散
層により形成して、ホットエレクトロンの発生を緩和す
る方法において、不純物を含む耐熱性絶縁膜を塗布し、
高温加熱処理により不純物を絶縁膜より拡散させ１低濃
度拡散層を形成し、塗布した絶縁膜の全面を均一にエツ
チングしてポリシリコンゲート電極のドーピングマスク
の大きさを変化させた後ｎ高濃度拡散層を形成する方法
により、高温長時間の熱処理およびポリシリコンの高濃
度燐ドープを必要としなくて容易に実現できる半導体装
置の製造方法を提供するものである。
ン領域をｎ−低濃度拡散層と♂高濃度拡散層の二重拡散
層により形成して、ホットエレクトロンの発生を緩和す
る方法において、不純物を含む耐熱性絶縁膜を塗布し、
高温加熱処理により不純物を絶縁膜より拡散させ１低濃
度拡散層を形成し、塗布した絶縁膜の全面を均一にエツ
チングしてポリシリコンゲート電極のドーピングマスク
の大きさを変化させた後ｎ高濃度拡散層を形成する方法
により、高温長時間の熱処理およびポリシリコンの高濃
度燐ドープを必要としなくて容易に実現できる半導体装
置の製造方法を提供するものである。
発明の構成
本発明の半導体装置の製造方法は、半導体基板表面に選
択的に厚い絶縁膜と薄いゲート絶縁膜を形成した後、ゲ
ート絶縁膜上にゲート電極を形成し、不純物を含む耐熱
性絶縁膜を塗布して、ポリシリコン電極の両側面に厚く
、上面およびソース・ドレインとなる領域上に薄く形成
した後、熱処理によシ耐熱性絶縁膜中から不純物をソー
ス・ドレインとなる領域に拡散させ、ｎ−低濃度拡散層
を形成し、全面を均一にエツチングすることによって、
ゲート電極の両側面に塗布された耐熱性絶縁膜を残した
後、♂高濃度の拡散層を形成し、二重拡散のソース・ド
レイン領域を形成する方法である。塗布する耐熱性絶縁
膜は有機系おるいは無機系の耐熱膜例えばシラノール等
に不純物として燐あるいはボロン等を含んだ材料を有機
溶剤に溶かし、回転塗布法で形成する。また耐熱性絶縁
膜の均一なエツチングはプラズマエツチング法等ヲ用い
て行う。
択的に厚い絶縁膜と薄いゲート絶縁膜を形成した後、ゲ
ート絶縁膜上にゲート電極を形成し、不純物を含む耐熱
性絶縁膜を塗布して、ポリシリコン電極の両側面に厚く
、上面およびソース・ドレインとなる領域上に薄く形成
した後、熱処理によシ耐熱性絶縁膜中から不純物をソー
ス・ドレインとなる領域に拡散させ、ｎ−低濃度拡散層
を形成し、全面を均一にエツチングすることによって、
ゲート電極の両側面に塗布された耐熱性絶縁膜を残した
後、♂高濃度の拡散層を形成し、二重拡散のソース・ド
レイン領域を形成する方法である。塗布する耐熱性絶縁
膜は有機系おるいは無機系の耐熱膜例えばシラノール等
に不純物として燐あるいはボロン等を含んだ材料を有機
溶剤に溶かし、回転塗布法で形成する。また耐熱性絶縁
膜の均一なエツチングはプラズマエツチング法等ヲ用い
て行う。
また二重拡散層を形成した後、高融点金属あるいはその
シリサイド膜を選択的に露出されたソース・ドレイン領
域およびゲート電極の表面に選択的に堆積させる工程を
加えても良い。
シリサイド膜を選択的に露出されたソース・ドレイン領
域およびゲート電極の表面に選択的に堆積させる工程を
加えても良い。
実施例の説明
以下に図面を参照して、本発明の製造方法について詳し
く説明する。
く説明する。
第５図〜第９図は本発明の製造方法の一実施例ヲ示スた
めのｎＭＯ８）ランジスタの工程順断面図である。
めのｎＭＯ８）ランジスタの工程順断面図である。
第６図はｐ形シリコン基板１０表面にフィールド酸化膜
３を厚さ０．８μｍ、ゲート酸化膜２を厚さ６５ ｎｍ
に通常のＬＯＯＯ８法を用いて形成した。ｎＭＯ８集積
回路の製造工程を示している。
３を厚さ０．８μｍ、ゲート酸化膜２を厚さ６５ ｎｍ
に通常のＬＯＯＯ８法を用いて形成した。ｎＭＯ８集積
回路の製造工程を示している。
第６図にゲート電極４を形成するため減圧（３ＶＤを用
いて燐をドーピングしたポリシリコン膜を厚さ０．４μ
ｍに形成した後、フォトエツチング法を用いてパターン
ニングを行った。エツチングはフォトレジストマスクを
用いて、ポリシリコン膜およびソース・ドレインとなる
領域６の表面の薄い酸化膜のエツチングを行う。次に全
面に絶縁膜９を形成する。絶縁膜は８００℃〜９００℃
程度以上の高温に耐える膜が必要で例えば、シラノール
を有機溶剤に溶かした粘度約２０ ａｐの液を約４００
Ｏｒｐｍ回転でウェーッ・を回転させ、液を滴下する方
法によって塗布し、２ｏＯ℃〜４００℃のベーキングを
行い有機溶剤を蒸発させ、さらに９００℃でガラス化を
行って形成した。この絶縁膜は有機系あるいは無機系い
ずれでもよく、電気的に絶縁特性を有し、約８００℃〜
９００℃以上の高温熱処理に耐える膜を必要とする。ま
た耐熱性絶縁膜中には不純物として燐、砒素あるいはポ
ロンをシラノールに混合させて形成しておく。例えば燐
としてＰ２Ｏ５を８モルチ含むシラノールより形成する
。塗布によってゲート電極の表面では薄く約８０ ｎｍ
、側面では厚く約、８０ｎｍ〜３００ ｎｍ形成され
る。この後約９００℃〜１０５０℃で３０分間熱処理を
行い表面濃度Ｉ Ｘ １０”／ｓ！ 、深さ約０．３μ
程度のｎ−拡散層６を形成する。この後全面をドライエ
ツチング法を用いて、塗布した絶縁膜を均一に約８０ｎ
ｍ〜９０ｎｍの厚さエツチングにより除去する。この工
程によシポリシリコンゲートの上部表面およびソース・
ドレイン領域の表面の一部を露出させ、かつポリシリコ
ンゲートの側面に塗布絶縁膜９が残る。次にポリシリコ
ンおよび塗布絶縁膜をマスクとして、ム８イオンを４０
ＫｅＶのエネルギーで３ Ｘ １０ ／ ｃａ個／ｄ
ｒ （７）注入を行い、８ｏＯ℃〜９００℃３０分間程
度のアニールを行って、高濃度で浅いｎ 拡散層ｄを形
成する。この方法によって第８図に示すようにｎ−拡散
層６とｎ＋拡散層６′より成る二重拡散層のソース・ド
レインが形成される。この構造によってドレイン領域の
電界強度を緩和し、ホットエレクトロンの発生を防止し
、ゲート酸化膜への注入を減少させＭＯＳトランジスタ
ーの閾値の変動を防止できた。また第９図に示すごとく
、二重拡散によシンース・ドレインを形成した後、タン
グステンシリサイド（ｗｓｔｚ）膜を選択ＣＶＤ法を用
いてＳｌ上にのみ約０．２μｍ）厚さに形成する。選択
ＣＶＤは例えばＷＦ６ガスにＨ２ガスを３５０’Ｃで反
応させることによって形成できる。選択成長膜は高触点
金属あるいはそのシリサイドを用いる。この工程により
、ゲート電極の抵抗およびソース・ドレイン領域の抵抗
を減少させ高速度の特性が得られる。
いて燐をドーピングしたポリシリコン膜を厚さ０．４μ
ｍに形成した後、フォトエツチング法を用いてパターン
ニングを行った。エツチングはフォトレジストマスクを
用いて、ポリシリコン膜およびソース・ドレインとなる
領域６の表面の薄い酸化膜のエツチングを行う。次に全
面に絶縁膜９を形成する。絶縁膜は８００℃〜９００℃
程度以上の高温に耐える膜が必要で例えば、シラノール
を有機溶剤に溶かした粘度約２０ ａｐの液を約４００
Ｏｒｐｍ回転でウェーッ・を回転させ、液を滴下する方
法によって塗布し、２ｏＯ℃〜４００℃のベーキングを
行い有機溶剤を蒸発させ、さらに９００℃でガラス化を
行って形成した。この絶縁膜は有機系あるいは無機系い
ずれでもよく、電気的に絶縁特性を有し、約８００℃〜
９００℃以上の高温熱処理に耐える膜を必要とする。ま
た耐熱性絶縁膜中には不純物として燐、砒素あるいはポ
ロンをシラノールに混合させて形成しておく。例えば燐
としてＰ２Ｏ５を８モルチ含むシラノールより形成する
。塗布によってゲート電極の表面では薄く約８０ ｎｍ
、側面では厚く約、８０ｎｍ〜３００ ｎｍ形成され
る。この後約９００℃〜１０５０℃で３０分間熱処理を
行い表面濃度Ｉ Ｘ １０”／ｓ！ 、深さ約０．３μ
程度のｎ−拡散層６を形成する。この後全面をドライエ
ツチング法を用いて、塗布した絶縁膜を均一に約８０ｎ
ｍ〜９０ｎｍの厚さエツチングにより除去する。この工
程によシポリシリコンゲートの上部表面およびソース・
ドレイン領域の表面の一部を露出させ、かつポリシリコ
ンゲートの側面に塗布絶縁膜９が残る。次にポリシリコ
ンおよび塗布絶縁膜をマスクとして、ム８イオンを４０
ＫｅＶのエネルギーで３ Ｘ １０ ／ ｃａ個／ｄ
ｒ （７）注入を行い、８ｏＯ℃〜９００℃３０分間程
度のアニールを行って、高濃度で浅いｎ 拡散層ｄを形
成する。この方法によって第８図に示すようにｎ−拡散
層６とｎ＋拡散層６′より成る二重拡散層のソース・ド
レインが形成される。この構造によってドレイン領域の
電界強度を緩和し、ホットエレクトロンの発生を防止し
、ゲート酸化膜への注入を減少させＭＯＳトランジスタ
ーの閾値の変動を防止できた。また第９図に示すごとく
、二重拡散によシンース・ドレインを形成した後、タン
グステンシリサイド（ｗｓｔｚ）膜を選択ＣＶＤ法を用
いてＳｌ上にのみ約０．２μｍ）厚さに形成する。選択
ＣＶＤは例えばＷＦ６ガスにＨ２ガスを３５０’Ｃで反
応させることによって形成できる。選択成長膜は高触点
金属あるいはそのシリサイドを用いる。この工程により
、ゲート電極の抵抗およびソース・ドレイン領域の抵抗
を減少させ高速度の特性が得られる。
発明の効果
本発明によればポリシリコンゲート電極の側面に酸化膜
を形成する場合、９０Ｃ）Ｃ以上で長時間の高温熱処理
を必要としなくて形成することによって、ソース・ドレ
イン拡散層の再分布を少く、かつポリシリコンゲート電
極中の燐濃度を高くドープすることによって基板ａｔと
ポリシリコンの酸化速度比を高くとる必要はなく、低濃
度のドープでも可能である。またソース・ドレイン領域
の表面を酸化することによって、ソース・ドレイン領域
の不純物が再分布および偏析によシ濃度変化が生ずる弊
害を除去することができる。
を形成する場合、９０Ｃ）Ｃ以上で長時間の高温熱処理
を必要としなくて形成することによって、ソース・ドレ
イン拡散層の再分布を少く、かつポリシリコンゲート電
極中の燐濃度を高くドープすることによって基板ａｔと
ポリシリコンの酸化速度比を高くとる必要はなく、低濃
度のドープでも可能である。またソース・ドレイン領域
の表面を酸化することによって、ソース・ドレイン領域
の不純物が再分布および偏析によシ濃度変化が生ずる弊
害を除去することができる。
第１図〜第４図は従来の方法によってｎ形ＭＯＳトラン
ジスタを含む半導体集積回路を形成する方法を示す工程
順断面図、第６図〜第９図は本発明による製造方法の一
例によるｎ形ＭＯＩ９ ）ランジスタを含む半導体集積
回路を形成する方法を示す工程順断面図である。 １・・・・・・ｐ形シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・フィールド酸化膜、４・・・
・・・ポリシリコンゲート電極、６・・・・・シリコン
窒化膜、θ・・・・・ｎ−ソース・ドレイン領域、ｅ；
・・・・・・ｎ ソース・ドレイン領域、７・・・・・
・酸化膜、８・・・・・・シリサイド膜、９・・・・・
・塗布絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
ジスタを含む半導体集積回路を形成する方法を示す工程
順断面図、第６図〜第９図は本発明による製造方法の一
例によるｎ形ＭＯＩ９ ）ランジスタを含む半導体集積
回路を形成する方法を示す工程順断面図である。 １・・・・・・ｐ形シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・フィールド酸化膜、４・・・
・・・ポリシリコンゲート電極、６・・・・・シリコン
窒化膜、θ・・・・・ｎ−ソース・ドレイン領域、ｅ；
・・・・・・ｎ ソース・ドレイン領域、７・・・・・
・酸化膜、８・・・・・・シリサイド膜、９・・・・・
・塗布絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 半導体基板表面に選択的に厚い絶縁膜と薄い絶縁膜とを
形成した後、前記薄い絶縁膜上に導電性の電極を形成す
る工程、前記電極をマスクとして前記薄い絶縁膜の一部
を除去してシリコン表面に窓を開孔する工程、表面に不
純物を含む耐熱性絶縁膜を塗布する工程、加熱処理を行
って前記耐熱性絶縁膜から前記半導体基板に不純物を拡
散させ低濃度の深い拡散層を形成する工程、その後前記
耐熱性絶縁膜を均一にエツチングを行って選択的に前記
電極の上部表面および前記半導体基板の前記深い拡散層
の表面を露出させた後、前記耐熱性絶縁膜をマスクとし
て不純物のドーピングを行い高濃度の浅い拡散層を形成
する工程をそなえた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345484A JPS60217666A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345484A JPS60217666A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217666A true JPS60217666A (ja) | 1985-10-31 |
Family
ID=13518696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7345484A Pending JPS60217666A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060634A (ko) * | 1999-03-18 | 2000-10-16 | 윤종용 | 반도체 소자의 제조방법 |
-
1984
- 1984-04-12 JP JP7345484A patent/JPS60217666A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060634A (ko) * | 1999-03-18 | 2000-10-16 | 윤종용 | 반도체 소자의 제조방법 |
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