JPS60217667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60217667A JPS60217667A JP7345884A JP7345884A JPS60217667A JP S60217667 A JPS60217667 A JP S60217667A JP 7345884 A JP7345884 A JP 7345884A JP 7345884 A JP7345884 A JP 7345884A JP S60217667 A JPS60217667 A JP S60217667A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細化構造を有するＭＤＳ形半導体装置の製
造方法に関する。
造方法に関する。
従来例の構成とその問題点
高速度で高集積度の性能を得るだめの微細構造を持つＭ
Ｏ８形半導体集積回路の製造方法において、ゲート酸化
膜の薄膜化、ソース・ドレイン接合深さの浅薄化によっ
て、ドレイン近傍に高電界が加えられ、ホットエレクト
ロンが発生し、チャンネル領域でゲート酸化膜へのホッ
トエレクトロン注入によりＭＯＳトランジスターの閾値
を変化させるいわゆるホットエレクトロン効果が大きな
問題となっている。
Ｏ８形半導体集積回路の製造方法において、ゲート酸化
膜の薄膜化、ソース・ドレイン接合深さの浅薄化によっ
て、ドレイン近傍に高電界が加えられ、ホットエレクト
ロンが発生し、チャンネル領域でゲート酸化膜へのホッ
トエレクトロン注入によりＭＯＳトランジスターの閾値
を変化させるいわゆるホットエレクトロン効果が大きな
問題となっている。
このホットエレクトロン効果を防止するためドレイン近
傍の電界を弱めるべくソース・ドレイン領域を低濃度の
深い拡散層と高濃度の浅い拡散層の二重拡散層により形
成し、不純物の深さ方向分布を変えて電界強度を緩和す
る方法が提案されている。従来の二重拡散構造を形成す
る製造方法について第１図〜第４図に示すＭＯＳトラン
ジスターの工程順断面図を用いて説明する。
傍の電界を弱めるべくソース・ドレイン領域を低濃度の
深い拡散層と高濃度の浅い拡散層の二重拡散層により形
成し、不純物の深さ方向分布を変えて電界強度を緩和す
る方法が提案されている。従来の二重拡散構造を形成す
る製造方法について第１図〜第４図に示すＭＯＳトラン
ジスターの工程順断面図を用いて説明する。
第１図に示すｐ形シリコン基板１の表面に、ＭＯ８形ト
ランジスタの素子分離領域を形成する。
ランジスタの素子分離領域を形成する。
フィールド酸化膜３とゲート酸化膜２を選択的に形成す
る。次に第２図に示すポリシリコンゲート電極４を、減
圧ＣＶＤ法によりポリシリコン膜を堆積させ、さらに減
圧ＣＶＤ法によシリコン窒化膜６を堆積させ、シリコン
窒化膜およびポリシリコン膜をパターンニングして形成
する。ゲート電極４のパターンニングを行った後ソース
・ドレインとなる領域に、ポリシリコンゲート電極４を
選択マスクとして用いた、セルファライン法を用いて燐
（ト）イオンを１００Ｋｅｙのエネルギーで１×１０１
４個／ｄ注入して低濃度で深いｎ−拡散層６を形成する
。次に第３図に示すポリシリコンゲート電極４の側面を
酸化することによって、側面にのみ酸化膜７を形成する
。この際ポリシリコンゲート電極４の上の面はシリコン
窒化膜５に覆われており酸化膜は形成されない。この第
４図に示すようソース・ドレイン領域上の薄い酸化膜２
およびシリコン窒化膜５を除去し、砒素（Ａｇ）イオン
を４０ ＫｅＶのエネルギーで３×１０ 個／Ｃ−注入
を行い高濃度で浅いｎ＋拡散層６′を形成する。
る。次に第２図に示すポリシリコンゲート電極４を、減
圧ＣＶＤ法によりポリシリコン膜を堆積させ、さらに減
圧ＣＶＤ法によシリコン窒化膜６を堆積させ、シリコン
窒化膜およびポリシリコン膜をパターンニングして形成
する。ゲート電極４のパターンニングを行った後ソース
・ドレインとなる領域に、ポリシリコンゲート電極４を
選択マスクとして用いた、セルファライン法を用いて燐
（ト）イオンを１００Ｋｅｙのエネルギーで１×１０１
４個／ｄ注入して低濃度で深いｎ−拡散層６を形成する
。次に第３図に示すポリシリコンゲート電極４の側面を
酸化することによって、側面にのみ酸化膜７を形成する
。この際ポリシリコンゲート電極４の上の面はシリコン
窒化膜５に覆われており酸化膜は形成されない。この第
４図に示すようソース・ドレイン領域上の薄い酸化膜２
およびシリコン窒化膜５を除去し、砒素（Ａｇ）イオン
を４０ ＫｅＶのエネルギーで３×１０ 個／Ｃ−注入
を行い高濃度で浅いｎ＋拡散層６′を形成する。
以後アニールを行って注入された不純物を活性化させる
ことによって二重拡散層より成るソース・ドレイン領域
が形成される。以降層間膜・配線を形成してＭＯＳ）ラ
ンジスタよ構成る半導体集積回路装置が形成される。
ことによって二重拡散層より成るソース・ドレイン領域
が形成される。以降層間膜・配線を形成してＭＯＳ）ラ
ンジスタよ構成る半導体集積回路装置が形成される。
この方法においてはｎ″″低濃度拡散層６およびｎ＋高
濃度拡散層６′ を形成するため、イオン注入マスクと
なるポリシリコンゲート電極の大きさを変える必要があ
シ、ポリシリコンゲート電極の上部表面に酸化を防止す
るだめのシリコン窒化膜５を必要とする。またポリシリ
コンを酸化してゲート電極の側面に厚い酸化膜を形成す
るため、高温の熱処理を必要とし、この熱処理のためソ
ース・ドレイン領域の不純物が再拡散してソース・ドレ
インの接合深さが深くなシ過ぎる。またポリシリコンの
酸化処理によってポリシリコンゲート電極の側面の酸化
膜を厚く、ソース・ドレイン領域上に成長する酸化膜の
厚さを薄くするため、ポリシリコン膜に多量の燐をドー
プして酸化の速度を高めなければならない。しかしこの
場合多量の燐を・ドープしたポリシリコンゲート電極は
熱処理によってゲート酸化膜を燐が拡散してチャンネル
領域の濃度を変えることによってトランジスタの閾値を
変化させる不都合を生ずる問題があった。
濃度拡散層６′ を形成するため、イオン注入マスクと
なるポリシリコンゲート電極の大きさを変える必要があ
シ、ポリシリコンゲート電極の上部表面に酸化を防止す
るだめのシリコン窒化膜５を必要とする。またポリシリ
コンを酸化してゲート電極の側面に厚い酸化膜を形成す
るため、高温の熱処理を必要とし、この熱処理のためソ
ース・ドレイン領域の不純物が再拡散してソース・ドレ
インの接合深さが深くなシ過ぎる。またポリシリコンの
酸化処理によってポリシリコンゲート電極の側面の酸化
膜を厚く、ソース・ドレイン領域上に成長する酸化膜の
厚さを薄くするため、ポリシリコン膜に多量の燐をドー
プして酸化の速度を高めなければならない。しかしこの
場合多量の燐を・ドープしたポリシリコンゲート電極は
熱処理によってゲート酸化膜を燐が拡散してチャンネル
領域の濃度を変えることによってトランジスタの閾値を
変化させる不都合を生ずる問題があった。
発明の目的
本発明の目的はＭＯ８形トランジスタのソース・ドレイ
ン領域をｎ−低濃度拡散層とｎ＋高濃度拡散層の二重拡
散層により形成して、ホットエレクトロンの発生を緩和
する方法において、耐熱性絶縁膜を塗布し、全面を均一
にエツチングしてポリシリコンゲート電極のドーピング
マスクの大きさを変化させる方法により、高温の熱処理
およびポリシリコンへの高濃度燐ドープを必要としなく
て容易に実現できる半導体装置の製造方法を提供するも
のである。
ン領域をｎ−低濃度拡散層とｎ＋高濃度拡散層の二重拡
散層により形成して、ホットエレクトロンの発生を緩和
する方法において、耐熱性絶縁膜を塗布し、全面を均一
にエツチングしてポリシリコンゲート電極のドーピング
マスクの大きさを変化させる方法により、高温の熱処理
およびポリシリコンへの高濃度燐ドープを必要としなく
て容易に実現できる半導体装置の製造方法を提供するも
のである。
発明の構成
本発明の半導体装置の製造方法は、ゲート電極を形成し
た後ゲート電極をマスクとして、セルフアライメント法
によりｎ−拡散層を形成した後、耐熱性絶縁膜を塗布し
て、ポリシリコン電極の両側面に厚く、上面およびソー
ス・ドレイン領域に薄く形成した後、全面を均一にエツ
チングすることによって、ゲート電極の両側面に塗布さ
れた耐熱性絶縁膜を残して形成した後、ｎ＋高濃度の拡
散層を形成して二重拡散ソース・ドレイン領域を形成す
る方法であり、塗布する耐熱性絶縁膜は有機系あるいは
無機糸の耐熱膜例えばシラノール等を回転塗布法で形成
する。また耐熱性絶縁膜の均一エツチングはプラズマエ
ツチング法等を用いる。
た後ゲート電極をマスクとして、セルフアライメント法
によりｎ−拡散層を形成した後、耐熱性絶縁膜を塗布し
て、ポリシリコン電極の両側面に厚く、上面およびソー
ス・ドレイン領域に薄く形成した後、全面を均一にエツ
チングすることによって、ゲート電極の両側面に塗布さ
れた耐熱性絶縁膜を残して形成した後、ｎ＋高濃度の拡
散層を形成して二重拡散ソース・ドレイン領域を形成す
る方法であり、塗布する耐熱性絶縁膜は有機系あるいは
無機糸の耐熱膜例えばシラノール等を回転塗布法で形成
する。また耐熱性絶縁膜の均一エツチングはプラズマエ
ツチング法等を用いる。
また二重拡散層を形成した後、高融点金属あるいはその
シリサイド膜を選択的に露出されたソース・ドレイン領
域およびゲート電極の表面に選択的に堆積させる工程を
加えても良い。
シリサイド膜を選択的に露出されたソース・ドレイン領
域およびゲート電極の表面に選択的に堆積させる工程を
加えても良い。
また前記製造方法のうち耐熱性絶縁膜を塗布した後、耐
熱性絶縁膜のエツチングを行なわないでシリコン基板に
不純物をドーピングして高濃度の浅いソース・ドレイン
領域を形成する工程のみを変えても良い。
熱性絶縁膜のエツチングを行なわないでシリコン基板に
不純物をドーピングして高濃度の浅いソース・ドレイン
領域を形成する工程のみを変えても良い。
実施例の説明
以下に図面を参照して、本発明の製造方法について詳し
く説明する。
く説明する。
第５図〜第９図は本発明の製造方法の一実施例を示すた
めのｎＭＯ８）７ンジスタの工程順断面図である。
めのｎＭＯ８）７ンジスタの工程順断面図である。
第５図はｐ形シリコン基板１の表面にフィールド酸化膜
３を厚さ０．８μｍ、ゲート酸化膜２を厚さ８５ｎｍに
通常のＬＯＣＯ８法を用いて層成した、ｎ Ｍ ＯＳ集
積回路の製造工程を示している。第６図にゲート電極４
を形成するため減圧ＣＶＤを用いて燐をドーピングした
ポリシリコン膜を厚さ０．４μｍに形成した後、フォト
エツチング法を用いてパターンニングを行った。エツチ
ングはフォトレジストマスクを用いて、ポリシリコン膜
およびソース・ドレインとなる領域６の表面の薄い酸化
膜のエツチングを行う。
３を厚さ０．８μｍ、ゲート酸化膜２を厚さ８５ｎｍに
通常のＬＯＣＯ８法を用いて層成した、ｎ Ｍ ＯＳ集
積回路の製造工程を示している。第６図にゲート電極４
を形成するため減圧ＣＶＤを用いて燐をドーピングした
ポリシリコン膜を厚さ０．４μｍに形成した後、フォト
エツチング法を用いてパターンニングを行った。エツチ
ングはフォトレジストマスクを用いて、ポリシリコン膜
およびソース・ドレインとなる領域６の表面の薄い酸化
膜のエツチングを行う。
次にポリシリコンゲート電極４をマスクとして、燐（ｐ
＋）イオン１ｏＱＫｅｖのエネルギーで１×１０１４個
／ｄ注入して低濃度で深いｎ−拡散層６を形成する。ｎ
−拡散層６の接合深さはイオン注入体熱処理条件により
必要な深さに制御する。次に全面に絶縁膜９を形成する
（第７図）。絶縁膜はｓｏｏ’ｃ〜９００１２程度以上
の高温に耐える膜が必要で、例えば、シラノールを有機
容剤に溶した粘度約２０ｃｐＯ液を約４００ Ｏｒｐｍ
回転でウェーハを回転させ、液を滴下する方法、いわゆ
る、スピンコード法によって塗布し、２００℃〜４００
℃のベーキングを行い有機溶剤を蒸発させ、さらに約９
００℃でガラス化を行って形成した。仁の絶縁膜は有機
系あるいは無機系いずれでもよく、電気的に絶縁特性を
有し、約８００℃〜９００℃以上の高温熱処理に耐える
膜を必要とする。塗布された絶縁膜の厚さは平坦な部分
では８０ｎｍ程度であり、段差部分では８０ｎｍ〜３０
０ｎｍ程度の厚さを有している。ゲート電極の表面では
薄く、約ｓｏｎｍ、側面では厚く約８０ｎｍ−３００ｎ
ｍ形成される。その後全面を、ドライエツチング法を用
いて、塗布した絶縁膜を均一に約８０ ｎ ｍ〜９０
ｎ ｍの厚さエツチングにより除去する。この工程によ
り、ポリシリコンゲートの上部表面および、ソース・ド
レイン領域の表面の一部を露出させ、かつポリシリコン
ゲート電極４の側面に塗布絶縁膜９が残る。
＋）イオン１ｏＱＫｅｖのエネルギーで１×１０１４個
／ｄ注入して低濃度で深いｎ−拡散層６を形成する。ｎ
−拡散層６の接合深さはイオン注入体熱処理条件により
必要な深さに制御する。次に全面に絶縁膜９を形成する
（第７図）。絶縁膜はｓｏｏ’ｃ〜９００１２程度以上
の高温に耐える膜が必要で、例えば、シラノールを有機
容剤に溶した粘度約２０ｃｐＯ液を約４００ Ｏｒｐｍ
回転でウェーハを回転させ、液を滴下する方法、いわゆ
る、スピンコード法によって塗布し、２００℃〜４００
℃のベーキングを行い有機溶剤を蒸発させ、さらに約９
００℃でガラス化を行って形成した。仁の絶縁膜は有機
系あるいは無機系いずれでもよく、電気的に絶縁特性を
有し、約８００℃〜９００℃以上の高温熱処理に耐える
膜を必要とする。塗布された絶縁膜の厚さは平坦な部分
では８０ｎｍ程度であり、段差部分では８０ｎｍ〜３０
０ｎｍ程度の厚さを有している。ゲート電極の表面では
薄く、約ｓｏｎｍ、側面では厚く約８０ｎｍ−３００ｎ
ｍ形成される。その後全面を、ドライエツチング法を用
いて、塗布した絶縁膜を均一に約８０ ｎ ｍ〜９０
ｎ ｍの厚さエツチングにより除去する。この工程によ
り、ポリシリコンゲートの上部表面および、ソース・ド
レイン領域の表面の一部を露出させ、かつポリシリコン
ゲート電極４の側面に塗布絶縁膜９が残る。
マスクとして、Ａｓイオンを４０ ＫｅＶのエネルギー
で３×１０ 個／ｉの注入を行い、８ｏｏ″Ｃ〜９００
”０３０分間程度のアニールを行って、高濃度で浅い
ｎ 拡散層６′ を形成する。この方法によって第８図
に示すように、ｎ−拡散層６とｎ＋拡散層６′ とから
成る二重拡散層のソース・ドレインが形成される。この
構造によってドレイン領域の電界強度を緩和し、ホット
エレクトロンの発生を防止し、ゲート酸化膜への注入を
減少させＭｏＳトランジスターの閾値の変動を防止でき
た。
で３×１０ 個／ｉの注入を行い、８ｏｏ″Ｃ〜９００
”０３０分間程度のアニールを行って、高濃度で浅い
ｎ 拡散層６′ を形成する。この方法によって第８図
に示すように、ｎ−拡散層６とｎ＋拡散層６′ とから
成る二重拡散層のソース・ドレインが形成される。この
構造によってドレイン領域の電界強度を緩和し、ホット
エレクトロンの発生を防止し、ゲート酸化膜への注入を
減少させＭｏＳトランジスターの閾値の変動を防止でき
た。
また第９図に示すように、二重の拡散を形成した後、タ
ングステンシリサイド（ＷＳ １２ ）膜８を選択ＣＶ
Ｄ法を用いてＳｔ 上にのみ約０．２μｍの厚さに形成
する。選択ＣＶＤは例えばＷＦ ガスにＨ２ガスを３５
０°Ｃで反応させることによって形成できる。選択成長
膜は高融点金属あるいはそのシリサイドを用いる。この
工程により、ゲート電極の抵抗およびソース・ドレイン
領域の抵抗を減少させ高速度の特性が得られる。
ングステンシリサイド（ＷＳ １２ ）膜８を選択ＣＶ
Ｄ法を用いてＳｔ 上にのみ約０．２μｍの厚さに形成
する。選択ＣＶＤは例えばＷＦ ガスにＨ２ガスを３５
０°Ｃで反応させることによって形成できる。選択成長
膜は高融点金属あるいはそのシリサイドを用いる。この
工程により、ゲート電極の抵抗およびソース・ドレイン
領域の抵抗を減少させ高速度の特性が得られる。
また耐熱性絶縁膜をエツチングにより除去をしない場合
はＡｓ イオン注入のエネルギ〜を１８０ＫｅＶ以上と
すれば良い。
はＡｓ イオン注入のエネルギ〜を１８０ＫｅＶ以上と
すれば良い。
発明の効果
本発明によれば、ポリシリコンゲルト電ｉの側面に酸化
膜を形成する場合、９００°Ｃ以上で長時間の高温熱処
理を必要としなくて形成することによって、ソース・ド
レインの拡散の再分布を少く、かつポリシリコンゲート
電極中の燐濃度を高くドープすると吉によって基板Ｓｉ
とポリシリコンの酸化速度比を高くとる必要はなく、
低濃度のドープでも可能である。またソース・ドレイン
領域の表面を酸化することによって、ソース・ドレイン
領域の不純物が再分布および偏析により濃度変化が生ず
る弊害を除去することができる。
膜を形成する場合、９００°Ｃ以上で長時間の高温熱処
理を必要としなくて形成することによって、ソース・ド
レインの拡散の再分布を少く、かつポリシリコンゲート
電極中の燐濃度を高くドープすると吉によって基板Ｓｉ
とポリシリコンの酸化速度比を高くとる必要はなく、
低濃度のドープでも可能である。またソース・ドレイン
領域の表面を酸化することによって、ソース・ドレイン
領域の不純物が再分布および偏析により濃度変化が生ず
る弊害を除去することができる。
第１図〜第４図は従来の方法によってｎ旅ＭＯＳトラン
ジスタを含む半導体集積回路を形成する方法を示す工程
順断面図、第６図〜第９図は本発明による製造方法゛・
の−例によるｎ形ＭＯ８）ランジスタを含む半導体集積
回路を形成する方法を示す工程順断面図である。 １・・・・・・ｐ形シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・フィールド酸化膜、４・・・
・・・ポリシリコンゲート電極、５・・・・・・シリコ
ン窒化膜、６・・・・・・ｎ−ソース・ドレイン領ｔ
６’・・・・・・ｎ＋ソース−ドレイン領域、７・・・
・・・酸化膜、８・・・・・・シリサイド膜、９・・・
・・・塗布絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
ジスタを含む半導体集積回路を形成する方法を示す工程
順断面図、第６図〜第９図は本発明による製造方法゛・
の−例によるｎ形ＭＯ８）ランジスタを含む半導体集積
回路を形成する方法を示す工程順断面図である。 １・・・・・・ｐ形シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・フィールド酸化膜、４・・・
・・・ポリシリコンゲート電極、５・・・・・・シリコ
ン窒化膜、６・・・・・・ｎ−ソース・ドレイン領ｔ
６’・・・・・・ｎ＋ソース−ドレイン領域、７・・・
・・・酸化膜、８・・・・・・シリサイド膜、９・・・
・・・塗布絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 半導体基板表面に選択的に厚い絶縁膜と薄い絶縁膜を形
成した後、前記薄い絶縁膜上に導電性の電電極を形成す
る工程、前記電極をマスクとして前記半導体基板に不純
物をトベビングして低濃度の深い領域を形成する工程、
表面に耐熱性絶縁膜を塗布する工程、前記耐熱性絶縁膜
を均一にエツチングを行って選択的に前記電極の上部表
面および前記半導体基板の前記低濃度領域の一部表面を
露出させる工程、前記耐熱性絶縁膜をマスクとして不純
物のドーピングを行い高濃度の浅い領域を形成する工程
をそなえた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345884A JPS60217667A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345884A JPS60217667A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217667A true JPS60217667A (ja) | 1985-10-31 |
Family
ID=13518823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7345884A Pending JPS60217667A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060634A (ko) * | 1999-03-18 | 2000-10-16 | 윤종용 | 반도체 소자의 제조방법 |
-
1984
- 1984-04-12 JP JP7345884A patent/JPS60217667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060634A (ko) * | 1999-03-18 | 2000-10-16 | 윤종용 | 반도체 소자의 제조방법 |
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