JPS61134073A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61134073A JPS61134073A JP25694284A JP25694284A JPS61134073A JP S61134073 A JPS61134073 A JP S61134073A JP 25694284 A JP25694284 A JP 25694284A JP 25694284 A JP25694284 A JP 25694284A JP S61134073 A JPS61134073 A JP S61134073A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にＭＯ８型半
導体装置の製造方法の改良に関する。
導体装置の製造方法の改良に関する。
近年、ＭＯ８型半導体集積回路においては高密度化、高
速化が急速に進んでいる。かかる集積回路では、ゲート
長の微細化がなされている力へそれに伴なりてショート
チャンネル効果やブレークダウン電圧が問題となる。
速化が急速に進んでいる。かかる集積回路では、ゲート
長の微細化がなされている力へそれに伴なりてショート
チャンネル効果やブレークダウン電圧が問題となる。
このような問題を改善するＭＯ８型半導体装置の製造方
法として、５ｅｉｋｉ Ｏｇｕｒａ ａｔａ１″″Ａ
ＨＡＬＦＭＩＣＲＯＭＯ８ＦＥＴ ＵＳＩＮＧ ＤＵＢ
ＬＪ ＩＭＰＬＡＮＴＥＤ ＬＤＤ”ＩＥＤＭ’８２．
ＰＰ７１８〜７２１が提案されている。
法として、５ｅｉｋｉ Ｏｇｕｒａ ａｔａ１″″Ａ
ＨＡＬＦＭＩＣＲＯＭＯ８ＦＥＴ ＵＳＩＮＧ ＤＵＢ
ＬＪ ＩＭＰＬＡＮＴＥＤ ＬＤＤ”ＩＥＤＭ’８２．
ＰＰ７１８〜７２１が提案されている。
どれを第４図（ａ） 、 （ｂ）を参照して以下に説明
する。
する。
まず、ｐ型シリコン基板１表面に素子分離領域としての
フィールド酸化膜２を選択的に形成した後、フィールド
酸化膜２で分離された基板１の島領域に熱酸化膜３を形
成する。つづいて、全面に不純物ドーグ多結晶シリコン
膜を形成し、ノ々ターニングしてｒ−）電極４を形成し
た後、該ｙ−ト電極４及びフィールド酸化膜２をマスク
としてｐ型不純物をイオン注入して島領域にｐ型領域５
１ ｗ ５Ｎを形成し、更に同ゲート電極４等をマスク
として島領域に該ｐ型領域より接合深さが浅い低濃度の
ｎ型領域６１ｖ ｌｆｍを形成する（第４図（ａ）図示
）。
フィールド酸化膜２を選択的に形成した後、フィールド
酸化膜２で分離された基板１の島領域に熱酸化膜３を形
成する。つづいて、全面に不純物ドーグ多結晶シリコン
膜を形成し、ノ々ターニングしてｒ−）電極４を形成し
た後、該ｙ−ト電極４及びフィールド酸化膜２をマスク
としてｐ型不純物をイオン注入して島領域にｐ型領域５
１ ｗ ５Ｎを形成し、更に同ゲート電極４等をマスク
として島領域に該ｐ型領域より接合深さが浅い低濃度の
ｎ型領域６１ｖ ｌｆｍを形成する（第４図（ａ）図示
）。
次いで、ｒ−上電極４をマスクとして熱酸化Ｍ３を選択
的にエツチングしてｙ−ト酸化膜７を形成し、更に全面
にｃｖＤ−８１ｏ２膜を堆積した後、リアクティブイオ
ンエツチング（ＲＩＢ ） 法によ６ ＣＶＤ −８１
０２膜をその膜厚程度エツチングしてゲート電極４の側
面にスペーサ８を形成する。つづいて、ｒ−上電極４、
スペーサ８及びフィールド酸化膜２をマスクとしてｎ型
不純物をイオン注入し、活性化してｎ＋型領域’ １＋
９１を形成する。この工程によりｎ型領域６１とｎ＋盤
領領域９１とからなるソース領域１０、並びにｎ型領域
６２とｎ＋型領領域９！からなるドレイン領域１１が夫
々形成される。また、ｎ型領域６Ｉ ＋ ６２の下層Ｋ
ｐ型領領域ｐ７１？ケット領域）１２１．１２．が残存
される。ひきつづき、全面に白金膜を蒸着し、熱処理を
施して基板１の露出したｎ＋型領領域９１、９．に白金
シリサイド層ＩＪ、１３！を形成した後、未反応の白金
膜を除去する（第４図（ｂ）図示）。この後回示しなイ
カ、常法に従り−（ＣＶＤ −５ｉｏ２膜（１１！間絶
縁膜）を堆積し、コンタクトホールの開口、金属配線の
７４ターニングを行なってＭＯ８型半導体装置を完成す
る。
的にエツチングしてｙ−ト酸化膜７を形成し、更に全面
にｃｖＤ−８１ｏ２膜を堆積した後、リアクティブイオ
ンエツチング（ＲＩＢ ） 法によ６ ＣＶＤ −８１
０２膜をその膜厚程度エツチングしてゲート電極４の側
面にスペーサ８を形成する。つづいて、ｒ−上電極４、
スペーサ８及びフィールド酸化膜２をマスクとしてｎ型
不純物をイオン注入し、活性化してｎ＋型領域’ １＋
９１を形成する。この工程によりｎ型領域６１とｎ＋盤
領領域９１とからなるソース領域１０、並びにｎ型領域
６２とｎ＋型領領域９！からなるドレイン領域１１が夫
々形成される。また、ｎ型領域６Ｉ ＋ ６２の下層Ｋ
ｐ型領領域ｐ７１？ケット領域）１２１．１２．が残存
される。ひきつづき、全面に白金膜を蒸着し、熱処理を
施して基板１の露出したｎ＋型領領域９１、９．に白金
シリサイド層ＩＪ、１３！を形成した後、未反応の白金
膜を除去する（第４図（ｂ）図示）。この後回示しなイ
カ、常法に従り−（ＣＶＤ −５ｉｏ２膜（１１！間絶
縁膜）を堆積し、コンタクトホールの開口、金属配線の
７４ターニングを行なってＭＯ８型半導体装置を完成す
る。
上述した方法により製造されたＭＯＳ 型半導体装置に
あっては、ブレイクダウン電圧をＬＤＤ構造のｎ型領域
６！により改善し、ショートチャンネル効果をｎ型領域
６１ ＊ ６ｍの下層に付加的に設けられたｐ／チケッ
ト域１２１，１２゜により改善できる。
あっては、ブレイクダウン電圧をＬＤＤ構造のｎ型領域
６！により改善し、ショートチャンネル効果をｎ型領域
６１ ＊ ６ｍの下層に付加的に設けられたｐ／チケッ
ト域１２１，１２゜により改善できる。
しかしながら、上記従来方法では次のような問題点があ
る。
る。
（１）ｐポケット領域１２１，１２１は、その目的より
トレイン領域１１がら空乏層がチャンネル領域へ拡がる
のを抑え、ショートチャンネル効果を抑制するために、
濃度をより高くすることが望ましい。しかしながら、ｐ
ポケ、上領域１２１，１２．は第４図（ｂ）に示すよう
にｐ？ポケット領域１２１．１２１ とｎ＋型領領域９
１９！とが接しているため、ｐポケ、上領域１２！。
トレイン領域１１がら空乏層がチャンネル領域へ拡がる
のを抑え、ショートチャンネル効果を抑制するために、
濃度をより高くすることが望ましい。しかしながら、ｐ
ポケ、上領域１２１，１２．は第４図（ｂ）に示すよう
にｐ？ポケット領域１２１．１２１ とｎ＋型領領域９
１９！とが接しているため、ｐポケ、上領域１２！。
１２！の濃度を高くすると、それらの間の接合容量が大
きくなり、高速化の妨げとなる。したかって、ショート
チャンネル効果を抑制しようとすると、高速化が犠牲と
なり、逆に高速化を維持しようとすると、ショートチャ
ンネル効果の抑制化が図れなくなる。
きくなり、高速化の妨げとなる。したかって、ショート
チャンネル効果を抑制しようとすると、高速化が犠牲と
なり、逆に高速化を維持しようとすると、ショートチャ
ンネル効果の抑制化が図れなくなる。
（２） ｎ”Ｗ領域９ｔ ｌ ９１を形成する工程に
おいては、該ｎ＋型領領域１ ＋ ９１とその前工程で
形成したｐ１ｆ！ケ、上領域となるｐ属領域５１゜５！
の間の全体に亘って接合容量が生じるのを防止するため
に、♂型頭域９１ ｓ ９！の接合深さく ｘｊ）をｐ
属領域５１ ｔ ５！の接合深さくｘノ’）より深くす
る必要がある。その結果、ｎ＋型領領域９１＋ ’！の
接合深さが深くなることに伴なう横方向の拡散によりｎ
型領域６１ ｔ ６ｇの幅が非常忙狭くなったり、場合
によりては消滅する問題が生じる。
おいては、該ｎ＋型領領域１ ＋ ９１とその前工程で
形成したｐ１ｆ！ケ、上領域となるｐ属領域５１゜５！
の間の全体に亘って接合容量が生じるのを防止するため
に、♂型頭域９１ ｓ ９！の接合深さく ｘｊ）をｐ
属領域５１ ｔ ５！の接合深さくｘノ’）より深くす
る必要がある。その結果、ｎ＋型領領域９１＋ ’！の
接合深さが深くなることに伴なう横方向の拡散によりｎ
型領域６１ ｔ ６ｇの幅が非常忙狭くなったり、場合
によりては消滅する問題が生じる。
本発明はＩケ、上領域と高濃度不純物拡散領域とを自己
整合的に形成してそれらの間の接合容量の発生を抑制し
、高速化を図ると同時に、微細化に伴なう７ｇ−トチヤ
ンネル効果を抑制することが可能なＭＯ８型半導体集積
回路等を簡略化された工程で製造し得る方法を提供しよ
うとするものである。
整合的に形成してそれらの間の接合容量の発生を抑制し
、高速化を図ると同時に、微細化に伴なう７ｇ−トチヤ
ンネル効果を抑制することが可能なＭＯ８型半導体集積
回路等を簡略化された工程で製造し得る方法を提供しよ
うとするものである。
本発明は第１導電型の半導体層表面に選択的に素子分離
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域Ｖｃｆゲート絶縁罠を介してゲート電
極を形成する工程と、このｒ−上電極の周側面に第１の
スペーサを形成した後、該第１のスペーサの周側面にそ
のスペーサより厚い第２のスペーサを形成する工程と、
この第２のスペーサ及びｙ−上電極をマスクとして第１
導電型の不純物を前記島領域にイオン注入して高濃度の
第１導電型不純物拡散領域を形成する工程と、第２導電
型の不純物を前記第２のスペーサ及びｙ−上電極をマス
クとすると共に前記第１のスペーサを通して前記島領域
にイオン注入して前記拡散領域より浅い低濃度の第２導
電型不純物拡散領域及び前記拡散領域より深い高濃度の
第２導電を不純物拡散領域を形成する工程とを具備した
ことを特徴とするものである。かかる本発明の方法によ
れば、既述の如く高速化とショートチャンネル効果の抑
制とを同時に達成したＭＯ８型半導体集積回路等を得る
ことができる。
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域Ｖｃｆゲート絶縁罠を介してゲート電
極を形成する工程と、このｒ−上電極の周側面に第１の
スペーサを形成した後、該第１のスペーサの周側面にそ
のスペーサより厚い第２のスペーサを形成する工程と、
この第２のスペーサ及びｙ−上電極をマスクとして第１
導電型の不純物を前記島領域にイオン注入して高濃度の
第１導電型不純物拡散領域を形成する工程と、第２導電
型の不純物を前記第２のスペーサ及びｙ−上電極をマス
クとすると共に前記第１のスペーサを通して前記島領域
にイオン注入して前記拡散領域より浅い低濃度の第２導
電型不純物拡散領域及び前記拡散領域より深い高濃度の
第２導電を不純物拡散領域を形成する工程とを具備した
ことを特徴とするものである。かかる本発明の方法によ
れば、既述の如く高速化とショートチャンネル効果の抑
制とを同時に達成したＭＯ８型半導体集積回路等を得る
ことができる。
上記半導体層とは、半導体基板、又は半導体基板上に直
接もしくは絶縁層を介して積層され九半導体層、或いは
絶縁基板上に積層された半導体層を意味するものである
。
接もしくは絶縁層を介して積層され九半導体層、或いは
絶縁基板上に積層された半導体層を意味するものである
。
〔発明の実施例〕
以下、本発明をｎチャ′ンネルＭＯ８−ＩＣの製造に適
用した例について第１図（、）〜（ｈ）を参照して説明
する。
用した例について第１図（、）〜（ｈ）を参照して説明
する。
まず、ｐ型シリコン基板２１表面に選択酸化技術により
素子分離領域としてのフィールド酸化膜２２を形成した
。つづいて、熱酸化処理を施してフィールド酸化膜２２
で分離された基板２１の島領域に例えば厚さ２５０Ｘの
酸化膜２３を形成した後、閾値制御のためのポロンを島
領域にイオン注入してゾロンイオン注入層２４を形成し
た。この後、全面に例えば厚さ４０００Ｘの多結晶シリ
コン膜を堆積し、該多結晶シリコン膜にリンを拡散させ
てリンドープ多結晶シリコン膜２５を形成した（第１図
（ａ）図示）。
素子分離領域としてのフィールド酸化膜２２を形成した
。つづいて、熱酸化処理を施してフィールド酸化膜２２
で分離された基板２１の島領域に例えば厚さ２５０Ｘの
酸化膜２３を形成した後、閾値制御のためのポロンを島
領域にイオン注入してゾロンイオン注入層２４を形成し
た。この後、全面に例えば厚さ４０００Ｘの多結晶シリ
コン膜を堆積し、該多結晶シリコン膜にリンを拡散させ
てリンドープ多結晶シリコン膜２５を形成した（第１図
（ａ）図示）。
次いで、写真蝕刻法により形成されたレジストパターン
（図示せず）をマスクとして多結晶シリコン膜２５を選
択的に工、チングしてゲート電極２６を形成し、更に該
レジスト・４ターンをマスクとして前記酸化膜２３を選
択的にエツチングしてゲート酸化膜２７を形成したＣ第
１図（ｂ）図示）。
（図示せず）をマスクとして多結晶シリコン膜２５を選
択的に工、チングしてゲート電極２６を形成し、更に該
レジスト・４ターンをマスクとして前記酸化膜２３を選
択的にエツチングしてゲート酸化膜２７を形成したＣ第
１図（ｂ）図示）。
次いで、レジストパターンを除去した後、全面にＣＶＤ
法により厚さ約２０００１の窒化シリコンＪ［２８を堆
積した（第１図（ｃ）図示）。つづいて、リアクティブ
・イオン・工、チング法（ＲＩＢ法）により窒化シリコ
ン膜２８をその膜厚程度エツチングした。これにより第
１図（ｄ）に示すようにｙ−上電極２６０周側面に窒化
シリコンからなる第１のスペーサ２９が形成された。
法により厚さ約２０００１の窒化シリコンＪ［２８を堆
積した（第１図（ｃ）図示）。つづいて、リアクティブ
・イオン・工、チング法（ＲＩＢ法）により窒化シリコ
ン膜２８をその膜厚程度エツチングした。これにより第
１図（ｄ）に示すようにｙ−上電極２６０周側面に窒化
シリコンからなる第１のスペーサ２９が形成された。
次いで、全面にＣＶＤ法により厚さ３０００Ｘの５１０
２膜３０を堆積した（第１図（、）図示）。つづいて、
ｃｃｔ４とＨ２の混合ガスを用いたＲＩＥ法により５１
０２膜３０をその膜厚程度工、チングした。この時、ｃ
ｃｔ４とＨ２の混合がスを工、チャントとするＲＩＥ法
ではＨ２の流量をそれ盛多くしなければＳｉＯ２に比べ
て窒化シリコンのエツチングレートが速くなるため、第
１図（ｆ）に示すように窒化シリコンからなる第１のス
ペーサ２９がＶ３程度膜減シすると共に１残存した第１
のスペーサ２９′の周側面にそのスペーサ２９′より膜
厚の厚い第２のスペーサ３１が形成された。ひきつづき
、前記第２のスペーサ３１をマスクとしてｐ型不純物、
例えばゾロンを加速電圧１１０ｋａＶ 、 ドーズ量
３Ｘ１０ ぼ の条件で基板２１の島領域にイオン注
入した。この時、同第１図（ｆ）に示すように露出した
島領域及び第１のスペーサ２９′下の島領域に表面から
０．２５μｍのゾロンのピークをもつメロノイオン注入
層３２が形成された。更に、前記第１及び第２のスペー
サ２９’、３１をマスクとしてｎ型不純物、例えばリン
を加速電圧１８０ ｋ＠Ｖ 、 ドーズ量５ Ｘ １
０ ”ｃｍ−２の条件で前記島領域にイオン注入した後
、熱処理を施した。これにより？ロンイオン注入層３２
が活性化されてｐ−ポケット領域３３１ 、３３．が形
成された。同時に第１のスペーサ２９′を通してイオン
注入されたリンが活性化されてｐ−ボケ、上領域３３１
，３３．より浅い低濃度のｎ″′型領域３４１．３４．
が形成されると共に、基板２１の露出面に注入されたυ
ノが活性化されてｐ−ボケ、上領域３３１，３３１ よ
り深いｎ＋型領領域３５１３５１が形成された（第１図
（ｇ）図示）。こ５した工程により、ｎ″″型領域３４
！とｎ＋型領領域３５１からなるソース領域３６、並び
Ｋｒｔ−型領域３４ｍとｎ＋型領領域３５！からなるド
レイン領域３７が夫々形成される。なお、前記熱処理条
件は次の点に考慮して決定される。一つ目は、自己整合
で形成されるｎ″″型領域３４１，３４１とｎ 型領域
３５１．３５！とが接続することである。二つ目は、ｎ
＋型領領域３５．３５２下部にｐ−ボケ、上領域３３１
゜３３鵞を残さないように、該領域３５１，３５゜を比
較的深く形成することである。三つ目はｎ＋型領領域３
５１３５２とｐ−ポケット領域３３１゜３３２が接触し
ないようにすることである。
２膜３０を堆積した（第１図（、）図示）。つづいて、
ｃｃｔ４とＨ２の混合ガスを用いたＲＩＥ法により５１
０２膜３０をその膜厚程度工、チングした。この時、ｃ
ｃｔ４とＨ２の混合がスを工、チャントとするＲＩＥ法
ではＨ２の流量をそれ盛多くしなければＳｉＯ２に比べ
て窒化シリコンのエツチングレートが速くなるため、第
１図（ｆ）に示すように窒化シリコンからなる第１のス
ペーサ２９がＶ３程度膜減シすると共に１残存した第１
のスペーサ２９′の周側面にそのスペーサ２９′より膜
厚の厚い第２のスペーサ３１が形成された。ひきつづき
、前記第２のスペーサ３１をマスクとしてｐ型不純物、
例えばゾロンを加速電圧１１０ｋａＶ 、 ドーズ量
３Ｘ１０ ぼ の条件で基板２１の島領域にイオン注
入した。この時、同第１図（ｆ）に示すように露出した
島領域及び第１のスペーサ２９′下の島領域に表面から
０．２５μｍのゾロンのピークをもつメロノイオン注入
層３２が形成された。更に、前記第１及び第２のスペー
サ２９’、３１をマスクとしてｎ型不純物、例えばリン
を加速電圧１８０ ｋ＠Ｖ 、 ドーズ量５ Ｘ １
０ ”ｃｍ−２の条件で前記島領域にイオン注入した後
、熱処理を施した。これにより？ロンイオン注入層３２
が活性化されてｐ−ポケット領域３３１ 、３３．が形
成された。同時に第１のスペーサ２９′を通してイオン
注入されたリンが活性化されてｐ−ボケ、上領域３３１
，３３．より浅い低濃度のｎ″′型領域３４１．３４．
が形成されると共に、基板２１の露出面に注入されたυ
ノが活性化されてｐ−ボケ、上領域３３１，３３１ よ
り深いｎ＋型領領域３５１３５１が形成された（第１図
（ｇ）図示）。こ５した工程により、ｎ″″型領域３４
！とｎ＋型領領域３５１からなるソース領域３６、並び
Ｋｒｔ−型領域３４ｍとｎ＋型領領域３５！からなるド
レイン領域３７が夫々形成される。なお、前記熱処理条
件は次の点に考慮して決定される。一つ目は、自己整合
で形成されるｎ″″型領域３４１，３４１とｎ 型領域
３５１．３５！とが接続することである。二つ目は、ｎ
＋型領領域３５．３５２下部にｐ−ボケ、上領域３３１
゜３３鵞を残さないように、該領域３５１，３５゜を比
較的深く形成することである。三つ目はｎ＋型領領域３
５１３５２とｐ−ポケット領域３３１゜３３２が接触し
ないようにすることである。
次いで、第１１第２のスペーサ２９’ 、 ３１を除去
し、更に全面Ｋ ＣＶＤ法によりＳｉＯ２膜３８を堆積
し、平坦化のために９００℃の熱処理を行なった後、コ
ンタクトホール３９の開孔、Ａｔｇの蒸着、パターニン
グによるソース、ドレイン取出しＡＬ配線４０ ｔ ４
１を形成してｎ、チャンネルＭＯ８−ＩＣを製造した（
第１図（ｈ）図示）。
し、更に全面Ｋ ＣＶＤ法によりＳｉＯ２膜３８を堆積
し、平坦化のために９００℃の熱処理を行なった後、コ
ンタクトホール３９の開孔、Ａｔｇの蒸着、パターニン
グによるソース、ドレイン取出しＡＬ配線４０ ｔ ４
１を形成してｎ、チャンネルＭＯ８−ＩＣを製造した（
第１図（ｈ）図示）。
しかして、本発明方法によればｆ−１電極２６の周側面
に第１のスペーサ２９′とそれよりも厚い第２のスペー
サ３１を形成し、第２のスペーサ３１をマスクとしてゾ
ロンのイオン注入を行ない、更に第２のスペーサ３１を
マスクとすると共に第１のス４−サ２９′を通してリン
のイオン注入を行なった後、熱処理により活性化を行な
う。こうした工程によ）ｎ−型領域３４１及びｎ＋型領
領域３５１らなるソース領域３６、ｎ−９領域３４宏、
ｎ”型領域３５！からなるドレイン領域３７が形成でき
ると共に、ｎ−型領域３４１，３４．の直下に立置し、
ｎ＋型領領域３５１３５１と分離されたｐ−ボケ、上領
域３３１．３３．を形成できるため、次のような効果を
有する。
に第１のスペーサ２９′とそれよりも厚い第２のスペー
サ３１を形成し、第２のスペーサ３１をマスクとしてゾ
ロンのイオン注入を行ない、更に第２のスペーサ３１を
マスクとすると共に第１のス４−サ２９′を通してリン
のイオン注入を行なった後、熱処理により活性化を行な
う。こうした工程によ）ｎ−型領域３４１及びｎ＋型領
領域３５１らなるソース領域３６、ｎ−９領域３４宏、
ｎ”型領域３５！からなるドレイン領域３７が形成でき
ると共に、ｎ−型領域３４１，３４．の直下に立置し、
ｎ＋型領領域３５１３５１と分離されたｐ−ボケ、上領
域３３１．３３．を形成できるため、次のような効果を
有する。
（１）ｐポケ、上領域３３１，３３．とｎ＋型領領域３
５１．３６！とを自己整合的に形成でき、それらの間隔
を、第２のスペーサ３１０幅により決定でき、ｎ＋型領
領域３５１３５１の横方向拡散が生じてもそれらの接触
を防止、乃至は接触部分を僅少に抑えることができる。
５１．３６！とを自己整合的に形成でき、それらの間隔
を、第２のスペーサ３１０幅により決定でき、ｎ＋型領
領域３５１３５１の横方向拡散が生じてもそれらの接触
を防止、乃至は接触部分を僅少に抑えることができる。
このため、それらｐポケ、上領域３３１，３３２ とｎ
＋型領領域３５１．３５．の間の接合容量を考慮せずに
ｐポケット領域３３１，３３．０濃度を高くすることが
できる。その結果、前記接合容量による高速化を阻害さ
れることなく、トランジスタ寸法の微細化に伴なうショ
ートチャンネル効果を抑制できる。本発明方法では、ｎ
−″型領域３４ｉ、３４！とｎ＋型領領域３５．３５．
とを接触させる必要があるが、それはゾロンイオンより
拡散速度の高い例えばリンをｎ型不純物として使用する
ことにより、確実に？型領域３５１゜３５１とｎ″″型
領域３４１，３４１ とを接続させてもｐ−ボケ、外領
域３３１，３３＠と−ｎ＋型領域３５１，３５ｔとの接
合容量は問題とならな〜ゝ０ （２）ｎ−型領域”Ｉ＋”！と？型領域３５１゜３５、
とを同一工程で形成できるため、従来法のようなｎ′″
型領域形成の工程が必要なくなり、工程の簡略化を図る
ことができる。
＋型領領域３５１．３５．の間の接合容量を考慮せずに
ｐポケット領域３３１，３３．０濃度を高くすることが
できる。その結果、前記接合容量による高速化を阻害さ
れることなく、トランジスタ寸法の微細化に伴なうショ
ートチャンネル効果を抑制できる。本発明方法では、ｎ
−″型領域３４ｉ、３４！とｎ＋型領領域３５．３５．
とを接触させる必要があるが、それはゾロンイオンより
拡散速度の高い例えばリンをｎ型不純物として使用する
ことにより、確実に？型領域３５１゜３５１とｎ″″型
領域３４１，３４１ とを接続させてもｐ−ボケ、外領
域３３１，３３＠と−ｎ＋型領域３５１，３５ｔとの接
合容量は問題とならな〜ゝ０ （２）ｎ−型領域”Ｉ＋”！と？型領域３５１゜３５、
とを同一工程で形成できるため、従来法のようなｎ′″
型領域形成の工程が必要なくなり、工程の簡略化を図る
ことができる。
（３）ｎ＋型領領域３５．３５１の深さを、ｐ−ボケ、
外領域３３１．３３１より深く形成する必要性から熱処
理により？型領域３５１，３５゜が横方向に拡散し、同
様にｎ−型領域３４１゜３４２の横方向拡散でｎ＋型領
領域３５１３５１とｎ−型領域３４．，３４ｇとの確実
な接続を得られる。この場合、第２のスペーサ３１０幅
はｎ＋型領領域３５１３５１の拡散深さく＝０．３μｍ
）と同程度であるため、熱処理時間は主にｎ＋型領領域
３５１３６１とｎ″″型領域３４１，３４゜が確実に接
続される時間を考慮しておけばよい。
外領域３３１．３３１より深く形成する必要性から熱処
理により？型領域３５１，３５゜が横方向に拡散し、同
様にｎ−型領域３４１゜３４２の横方向拡散でｎ＋型領
領域３５１３５１とｎ−型領域３４．，３４ｇとの確実
な接続を得られる。この場合、第２のスペーサ３１０幅
はｎ＋型領領域３５１３５１の拡散深さく＝０．３μｍ
）と同程度であるため、熱処理時間は主にｎ＋型領領域
３５１３６１とｎ″″型領域３４１，３４゜が確実に接
続される時間を考慮しておけばよい。
その結果、ｎ＋型領領域３５１３５１を拡散し過ぎて、
ｎ″″型領域３４１，３４．が消滅することは゛あり先
ず、ＬＤＤ構造を確実に実現でき、ブレークダウン電圧
の向上やインＡクトアイオニゼーションの緩和を効果的
に達成できる。
ｎ″″型領域３４１，３４．が消滅することは゛あり先
ず、ＬＤＤ構造を確実に実現でき、ブレークダウン電圧
の向上やインＡクトアイオニゼーションの緩和を効果的
に達成できる。
なお、上記実施例ではソース、ドレイン領域の形成後、
第１．第２のス４−サを除去し、５１０２膜の堆積等を
行なってｎチャンネルＭＯＢ−ＩＣを製造したが、これ
に限定されない。例えば、第２図に示す如く、第１．第
２のスペーサ２９′。
第１．第２のス４−サを除去し、５１０２膜の堆積等を
行なってｎチャンネルＭＯＢ−ＩＣを製造したが、これ
に限定されない。例えば、第２図に示す如く、第１．第
２のスペーサ２９′。
３ノを残存させた状態で熱酸化処理を施し、多結晶シリ
コンからなるｒ−上電極２６の露出面に酸化漢４２を形
成して段差の緩和を行なった？ 後５１０２膜３８の堆積、紅配線４０，４１の形成等を
行なってｎチャンネルＭＯ８−ＩＣを製造してもよい。
コンからなるｒ−上電極２６の露出面に酸化漢４２を形
成して段差の緩和を行なった？ 後５１０２膜３８の堆積、紅配線４０，４１の形成等を
行なってｎチャンネルＭＯ８−ＩＣを製造してもよい。
また、実施例の第１図（ｇ）に示す工程の後に、全面に
金属膜（例えば白金膜）を蒸着し、熱処理を施して露出
した島領域（ｎ＋型領領域３５１３５２ ）表面及びデ
ート電極２６に夫々白金シリサイド層４３を形成し、未
反応の白金膜を除去し、ひきつづき５１０２膜３８の堆
積、ＡＡ配線４０．４１の形成等を行なって第３図に示
すｎチャンネルＭＯ８−ＩＣを製造してもよい。こうし
た方法によればｒ−上電極２６ＶＣ白金シリサイド層４
３が形成されて、低抵抗化がなされると共に、ソース、
ドレイン領域３６．３７のｎ 型領域３５．，３５．
も白金シリサイド層−４３，４３で被覆されて低抵抗化
がなされるため、高速動作が可能なＭＯＳ−ＩＣを得る
ことができる。
金属膜（例えば白金膜）を蒸着し、熱処理を施して露出
した島領域（ｎ＋型領領域３５１３５２ ）表面及びデ
ート電極２６に夫々白金シリサイド層４３を形成し、未
反応の白金膜を除去し、ひきつづき５１０２膜３８の堆
積、ＡＡ配線４０．４１の形成等を行なって第３図に示
すｎチャンネルＭＯ８−ＩＣを製造してもよい。こうし
た方法によればｒ−上電極２６ＶＣ白金シリサイド層４
３が形成されて、低抵抗化がなされると共に、ソース、
ドレイン領域３６．３７のｎ 型領域３５．，３５．
も白金シリサイド層−４３，４３で被覆されて低抵抗化
がなされるため、高速動作が可能なＭＯＳ−ＩＣを得る
ことができる。
上記実施例では第２のス４−サが第１のスペーサより厚
く形成するために、第２のスペーサの形成時のエツチン
グを第１のス４−サの材料に対してエツチングレートが
大きく、第２のスペーサの材料に対してエツチングレー
トが小さいエッチャントを用いて行なったが、これに限
定されない。例えば、ｒ−上電極の周側面に予め膜厚の
薄い第１のスペーサを形成し、この後第１のスペーサの
周側面にそのスペーサより厚い第２のスペーサを形成し
てもよい。
く形成するために、第２のスペーサの形成時のエツチン
グを第１のス４−サの材料に対してエツチングレートが
大きく、第２のスペーサの材料に対してエツチングレー
トが小さいエッチャントを用いて行なったが、これに限
定されない。例えば、ｒ−上電極の周側面に予め膜厚の
薄い第１のスペーサを形成し、この後第１のスペーサの
周側面にそのスペーサより厚い第２のスペーサを形成し
てもよい。
上記実施例では、ノ臂ルクシリコン上のｎチャンネルＭ
Ｏ８−ＩＣの製造について説明したが、ＳＯＳやＳＯＩ
等のシリコン層上に製造する場合にも同様に適用できる
。
Ｏ８−ＩＣの製造について説明したが、ＳＯＳやＳＯＩ
等のシリコン層上に製造する場合にも同様に適用できる
。
以上詳述した如く、本発明によればボケ、外領域とソー
ス、ドレイン領域を構成する低濃度不純物拡散領域及び
高濃度不純物拡散領域とを自己整合的に形成してそれら
の接合容量を抑制し、高速化を図ると共に、ブレイクダ
ウン電圧の向上、微細化に伴なう７．−トチヤンネル効
果の抑制を達成でき、ひいては簡略化された工程により
高集積度、高速性及び高信頼性のＭＯ８屋半導体集積回
路等の半導体装置を製造し得る方法を提供できる。
ス、ドレイン領域を構成する低濃度不純物拡散領域及び
高濃度不純物拡散領域とを自己整合的に形成してそれら
の接合容量を抑制し、高速化を図ると共に、ブレイクダ
ウン電圧の向上、微細化に伴なう７．−トチヤンネル効
果の抑制を達成でき、ひいては簡略化された工程により
高集積度、高速性及び高信頼性のＭＯ８屋半導体集積回
路等の半導体装置を製造し得る方法を提供できる。
第１図（ａ）〜（ｈ）は本発明の実施例におけるｎチヤ
ンネルＭＯ８−ＩＣの製造工程を示す断面図、第２図及
び第３図は夫々本発明の他の実施例を示す同ＭＯ８−Ｉ
Ｃの断面図、第４図（ａ） 、 （ｂ）は従来の同ＭＯ
８−ＩＣの製造工程を示す断面図でちる。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２６・・・ゲート電極、２７・・・ｙ−ト酸化膜
、２９’・・・第１のスペーサ、３１・・・第２のスペ
ーサ、３３１，３３．・・・ｐ？チケット域、３４１゜
３４１・・・ｎ″″凰領域、３５１．３５．・・・ｎ
型領域、３・ダ・・・ソース領域、３１・・・ドレイン
領域、４０．４１・・・Ａｔ配線、４２・・・酸化膜、
４３・・・白金シリサイド層。 出願人代理人 弁理士 鈴 江 武 彦漁２図
ンネルＭＯ８−ＩＣの製造工程を示す断面図、第２図及
び第３図は夫々本発明の他の実施例を示す同ＭＯ８−Ｉ
Ｃの断面図、第４図（ａ） 、 （ｂ）は従来の同ＭＯ
８−ＩＣの製造工程を示す断面図でちる。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２６・・・ゲート電極、２７・・・ｙ−ト酸化膜
、２９’・・・第１のスペーサ、３１・・・第２のスペ
ーサ、３３１，３３．・・・ｐ？チケット域、３４１゜
３４１・・・ｎ″″凰領域、３５１．３５．・・・ｎ
型領域、３・ダ・・・ソース領域、３１・・・ドレイン
領域、４０．４１・・・Ａｔ配線、４２・・・酸化膜、
４３・・・白金シリサイド層。 出願人代理人 弁理士 鈴 江 武 彦漁２図
Claims (7)
- （１）第１導電型の半導体層の表面に選択的に素子分離
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域にゲート絶縁膜を介してゲート電極を
形成する工程と、このゲート電極の周側面に第１のスペ
ーサを形成した後、該第１のスペーサの周側面にそのス
ペーサより厚い第２のスペーサを形成する工程と、この
第２のスペーサ及びゲート電極をマスクとして第１導電
型の不純物を前記島領域にイオン注入して高濃度の第１
導電型不純物拡散領域を形成する工程と、第２導電型の
不純物を前記第２のスペーサ及びゲート電極をマスクと
すると共に前記第１のスペーサを通して前記島領域にイ
オン注入して前記拡散領域より浅い低濃度の第２導電型
不純物拡散領域及び前記拡散領域より深い高濃度の第２
導電型拡散領域を形成する工程とを具備したことを特徴
とする半導体装置の製造方法。 - （２）第２のスペーサの形成工程において、第２のスペ
ーサ材料よりも第１のスペーサ材料のエッチング速度が
速いエッチャントを用いて行なうことによりて、第１の
スペーサより厚い第２のスペーサを形成することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）第１のスペーサが窒化物よりなり、第２のスペー
サがＳｉＯ＿２よりなることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （４）高濃度の第２導電型不純物拡散領域を形成後、第
１及び第２のスペーサを残存させた状態でゲート電極を
熱酸化することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （５）ゲート電極が多結晶シリコンからなり、高濃度の
第２導電型不純物拡散領域を形成した後、第１及び第２
のスペーサを残存させた状態で金属膜を堆積させ、熱処
理を行なって露出した半導体層表面及びゲート電極に金
属シリサイド膜を形成し、ひきつづき未反応の金属膜を
除去することを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （６）金属膜が白金からなることを特徴とする特許請求
の範囲第５項記載の半導体装置の製造方法。 - （７）第１及び第２のスペーサを除去した後、全面に絶
縁膜を堆積することを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25694284A JPS61134073A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25694284A JPS61134073A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134073A true JPS61134073A (ja) | 1986-06-21 |
Family
ID=17299496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25694284A Pending JPS61134073A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134073A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265765A (ja) * | 1986-05-13 | 1987-11-18 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
| EP0794577A2 (en) * | 1996-03-07 | 1997-09-10 | Nec Corporation | FET with a source/drain and gate structure and a method of producing the same |
| EP0899793A2 (en) * | 1997-08-28 | 1999-03-03 | Texas Instruments Incorporated | Transistor having localized source and drain extensions and method |
-
1984
- 1984-12-05 JP JP25694284A patent/JPS61134073A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265765A (ja) * | 1986-05-13 | 1987-11-18 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
| EP0794577A2 (en) * | 1996-03-07 | 1997-09-10 | Nec Corporation | FET with a source/drain and gate structure and a method of producing the same |
| EP0794577A3 (en) * | 1996-03-07 | 1998-09-30 | Nec Corporation | FET with a source/drain and gate structure and a method of producing the same |
| US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
| US6124176A (en) * | 1996-03-07 | 2000-09-26 | Nec Corporation | Method of producing a semiconductor device with reduced fringe capacitance and short channel effect |
| EP0899793A2 (en) * | 1997-08-28 | 1999-03-03 | Texas Instruments Incorporated | Transistor having localized source and drain extensions and method |
| EP0899793A3 (en) * | 1997-08-28 | 1999-11-17 | Texas Instruments Incorporated | Transistor having localized source and drain extensions and method |
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