JPS6129176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6129176A JPS6129176A JP59150204A JP15020484A JPS6129176A JP S6129176 A JPS6129176 A JP S6129176A JP 59150204 A JP59150204 A JP 59150204A JP 15020484 A JP15020484 A JP 15020484A JP S6129176 A JPS6129176 A JP S6129176A
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- JP
- Japan
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- region
- conductivity type
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にＭＯＳ型半
導体装置の製造方法の改良に関する。
導体装置の製造方法の改良に関する。
近年、ＭＯＳ型半導体集積回路にがいては高密度化、高
速化が急速に進んでいる。かかる集積回路では、ケ゛ー
ト長の微細化がなされているが、それに伴なってショー
トチャンネル効果やブレークダウン電圧が問題となる。
速化が急速に進んでいる。かかる集積回路では、ケ゛ー
ト長の微細化がなされているが、それに伴なってショー
トチャンネル効果やブレークダウン電圧が問題となる。
このような問題を改善するＭＯＳ型半導体装置の製造方
法として、Ｓｅｉｋｉ Ｏｇｕｒａ ｅｔａｌ ”ＡＨ
ＡＬＦＭＩＣＲＯ ＭＯＳＦＥＴ ＵＳＩＮＧ ＤＵＢ
Ｉ，ＥＩＭＰＬＡＮＴＥＤ Ｔ，ＤＤ”ＩＥＤＭ’８２
，ＰＰ７１８〜７２１が提案されている。
法として、Ｓｅｉｋｉ Ｏｇｕｒａ ｅｔａｌ ”ＡＨ
ＡＬＦＭＩＣＲＯ ＭＯＳＦＥＴ ＵＳＩＮＧ ＤＵＢ
Ｉ，ＥＩＭＰＬＡＮＴＥＤ Ｔ，ＤＤ”ＩＥＤＭ’８２
，ＰＰ７１８〜７２１が提案されている。
これを第４図（ａ） 、 （ｂ）を参照して以下に説明
する。
する。
まず、ｐ型シリコン基板１表面に素子分離領域としての
フィールド酸化膜２を選択的に形成した後、フィールド
酸化膜２で分離された基板１の島領域に熱酸化膜３を形
成する。つづいて、全面に不純物ドーグ多結晶シリコン
膜を形成し、・そターニングしてゲート電極４を形成し
た後、該ゲート電極４及びフィールド酸化膜２をマスク
としてｐ型不純物をイオン注入して島領域にｐ型領域５
１＋５２を形成し，更に同ゲート電極４等をマスクとし
て島領域に該ｐ型頭域より接合深さが浅い低濃度のｎ型
領域６１．６２を形成する（第４図（、）図示）。
フィールド酸化膜２を選択的に形成した後、フィールド
酸化膜２で分離された基板１の島領域に熱酸化膜３を形
成する。つづいて、全面に不純物ドーグ多結晶シリコン
膜を形成し、・そターニングしてゲート電極４を形成し
た後、該ゲート電極４及びフィールド酸化膜２をマスク
としてｐ型不純物をイオン注入して島領域にｐ型領域５
１＋５２を形成し，更に同ゲート電極４等をマスクとし
て島領域に該ｐ型頭域より接合深さが浅い低濃度のｎ型
領域６１．６２を形成する（第４図（、）図示）。
次いで、ケ゛ート電極４をマスクとして熱酸化膜３を選
択的にエツチングしてデート酸化膜７を形成し、更に全
面にＣｖＤ−ＳＮＯ２膜を堆積した後、リアクティブイ
オンエツチング（ ＲＩＥ ）法によりＣｖＤ−Ｓ １
０ ２膜をその膜厚程度エツチングしてゲート電極４の
側面にスペーサ８を形成する。つづいて、ゲート電極４
、スペーサ８及びフィールド酸化膜２をマスクとしてｎ
型不純物をイオン注入し、活性化してｎ”！領域９１ｒ
９２を形成する。この工程によりｎ型領域６Ｉ とｎ＋
型領領域９ｌからなるソース領域１０，並びにｎ型領域
６２ と層型領域９ｚ とからなるドレイン領域１１が
夫々形成される。また、ｎ型領域６□。
択的にエツチングしてデート酸化膜７を形成し、更に全
面にＣｖＤ−ＳＮＯ２膜を堆積した後、リアクティブイ
オンエツチング（ ＲＩＥ ）法によりＣｖＤ−Ｓ １
０ ２膜をその膜厚程度エツチングしてゲート電極４の
側面にスペーサ８を形成する。つづいて、ゲート電極４
、スペーサ８及びフィールド酸化膜２をマスクとしてｎ
型不純物をイオン注入し、活性化してｎ”！領域９１ｒ
９２を形成する。この工程によりｎ型領域６Ｉ とｎ＋
型領領域９ｌからなるソース領域１０，並びにｎ型領域
６２ と層型領域９ｚ とからなるドレイン領域１１が
夫々形成される。また、ｎ型領域６□。
６２の下層にｐ型頭域（ｐ＆チケット域） １ ２１
。
。
１２２が残存される。ひきつづき、全面に白金膜を蒸着
し、熱処理を施して基板１の露出した層型領域９１＋
９２ に白金シリサイド層１３ｌ。
し、熱処理を施して基板１の露出した層型領域９１＋
９２ に白金シリサイド層１３ｌ。
１３２を形成した後、未反応の白金膜を除去する（第４
図（ｂ）図示）。この後図示しないが、常法に従ってＣ
ＶＤ−ＳｉＯ□膜（層間絶縁膜）を堆積し、コンタクト
ホールの開口、金属配線のバター二／グを行なってＭＯ
Ｓ型半導体装置を完成する。
図（ｂ）図示）。この後図示しないが、常法に従ってＣ
ＶＤ−ＳｉＯ□膜（層間絶縁膜）を堆積し、コンタクト
ホールの開口、金属配線のバター二／グを行なってＭＯ
Ｓ型半導体装置を完成する。
上述した方法により製造されたＭＯＳ 型半導体装置に
あっては、ブレイクダウン電圧をＬＤＤ構造のｎ型領域
６２により改善し、ショートチャ：／ネル効果をｎ型領
域６１＋６２の下層に付加的に設けられたｐポケット領
域１２１＊１２２により改善できる。
あっては、ブレイクダウン電圧をＬＤＤ構造のｎ型領域
６２により改善し、ショートチャ：／ネル効果をｎ型領
域６１＋６２の下層に付加的に設けられたｐポケット領
域１２１＊１２２により改善できる。
しかしながら、上記従来方法では次のような問題点があ
る。
る。
（１）ｐポケット領域１２□ 、１２２は、その目的よ
りドレイン領域１１がら空乏層がチャンネル領域へ拡が
るのを抑え、ショートチャンネル効果を抑制するために
、濃度をよυ高くすることが望ましい。しかしながら、
ｐポケット領域１２ｌ 、１２２は第４図（ｂ）に示す
ようにｐポケット領域１２１，１２２ とｎ１型領域
９１＋ ９２とが接しているため、ｐポケ，ト領域１
２ｌ 。
りドレイン領域１１がら空乏層がチャンネル領域へ拡が
るのを抑え、ショートチャンネル効果を抑制するために
、濃度をよυ高くすることが望ましい。しかしながら、
ｐポケット領域１２ｌ 、１２２は第４図（ｂ）に示す
ようにｐポケット領域１２１，１２２ とｎ１型領域
９１＋ ９２とが接しているため、ｐポケ，ト領域１
２ｌ 。
１２２の濃度を高くすると、それらの間の接合容量が大
きくなり、高速化の妨げとなる。したかって３シヨート
チヤンネル効果を抑制しようとすると、高速化が犠牲と
なシ、逆に高速化を維持しようとすると、ショートチャ
ンネル効果の抑制化が図れなくなる。
きくなり、高速化の妨げとなる。したかって３シヨート
チヤンネル効果を抑制しようとすると、高速化が犠牲と
なシ、逆に高速化を維持しようとすると、ショートチャ
ンネル効果の抑制化が図れなくなる。
（２）ｎ＋型領領域９１．９．を形成する工程において
は、該ｎ＋［＃域９！ 、９．とその前工程で形成した
Ｉ）７１？ケツト領域となるｐ型領域５１ 。
は、該ｎ＋［＃域９！ 、９．とその前工程で形成した
Ｉ）７１？ケツト領域となるｐ型領域５１ 。
５、の間の全体に亘って接合容量が生じるのを防止する
ために、ｎ＋型領領域９１＋９２接合深さくＸｊ）をｐ
型領域５１ ＋５２の接合深さくＸｊ’）より深くする
必要がある。その結果、ｎ＋ｍ＋域９１８９２の接合深
場が深くなることに伴なう横方向の拡散によりｎ型領域
６１，６２．の幅が非常に狭くなったり、場合によって
は消滅する問題が生じる。
ために、ｎ＋型領領域９１＋９２接合深さくＸｊ）をｐ
型領域５１ ＋５２の接合深さくＸｊ’）より深くする
必要がある。その結果、ｎ＋ｍ＋域９１８９２の接合深
場が深くなることに伴なう横方向の拡散によりｎ型領域
６１，６２．の幅が非常に狭くなったり、場合によって
は消滅する問題が生じる。
（３）ｐポケット領域１２！ 、１２２ となるｐ型領
域５１．５２ とｎｆＪｌ領域６１．６２は二重イオン
打込みにより形成しているため、島領域へのダメージ発
生を招く。こうしたダメージは高温熱処理により回復さ
れるが、ソース、ドレイン領域のシャロー化に伴なう低
温プロセスへの移行により十分に回復し得ない問題が生
じる。
域５１．５２ とｎｆＪｌ領域６１．６２は二重イオン
打込みにより形成しているため、島領域へのダメージ発
生を招く。こうしたダメージは高温熱処理により回復さ
れるが、ソース、ドレイン領域のシャロー化に伴なう低
温プロセスへの移行により十分に回復し得ない問題が生
じる。
本発明はＩケラト領域と高濃度不純物拡散領域とを自己
整合的に形成してそれらの間の接合容量の発生を抑制し
、高速化を図ると同時に、微細化に伴なうショートチャ
ンネル効果を抑制することが可能なＭＯ８型半導体集積
回路等を製造し得る方法を提供しようとするくのである
。
整合的に形成してそれらの間の接合容量の発生を抑制し
、高速化を図ると同時に、微細化に伴なうショートチャ
ンネル効果を抑制することが可能なＭＯ８型半導体集積
回路等を製造し得る方法を提供しようとするくのである
。
本発明は第１導電型の半導体層表面に選択的に素子分離
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域にゲート絶縁膜を介してケ°−ト電極
を形成する工程と、このゲート電極をマスクとして第２
導電型の不純物を前記島領域にドーピングして互に分離
された低濃度の第２導電型不純物拡散′碩域を形成する
工程と、前記ゲート電極の周側面に第１のスペーサを形
成した後、該第１のスペーサの周側面にそのスペーサよ
り厚い第２のスペーサを形成する工程と、この第２のス
ペーサをマスクとして第２醇電型の不純物を前記島領域
にイオン注入して前記第２導電型不純物拡散領域より深
い比較的高濃度の第１導電型不純物拡散領域を形成する
工程と、前記第１及び第２のスペーサをマスクとして第
２導電型の不純物を前記島領域にドーピングして互に分
離された高濃度の第２導電型不純物拡散領域を形成する
工程とを具備したことを特徴とするものである。かかる
本発明の方法によれば、既述の如く高速化とショートチ
ャンネル効果の抑制とを同時に達成したＭＯ８型半導体
集積回路等を得ることができる。
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域にゲート絶縁膜を介してケ°−ト電極
を形成する工程と、このゲート電極をマスクとして第２
導電型の不純物を前記島領域にドーピングして互に分離
された低濃度の第２導電型不純物拡散′碩域を形成する
工程と、前記ゲート電極の周側面に第１のスペーサを形
成した後、該第１のスペーサの周側面にそのスペーサよ
り厚い第２のスペーサを形成する工程と、この第２のス
ペーサをマスクとして第２醇電型の不純物を前記島領域
にイオン注入して前記第２導電型不純物拡散領域より深
い比較的高濃度の第１導電型不純物拡散領域を形成する
工程と、前記第１及び第２のスペーサをマスクとして第
２導電型の不純物を前記島領域にドーピングして互に分
離された高濃度の第２導電型不純物拡散領域を形成する
工程とを具備したことを特徴とするものである。かかる
本発明の方法によれば、既述の如く高速化とショートチ
ャンネル効果の抑制とを同時に達成したＭＯ８型半導体
集積回路等を得ることができる。
上記半導体層とは、半導体基板、又は半導体基板上に直
接もしくは絶縁層を介して積層された半導体層、或いは
絶縁基板上に積１層された半導体層を意味するものであ
る。
接もしくは絶縁層を介して積層された半導体層、或いは
絶縁基板上に積１層された半導体層を意味するものであ
る。
以下、本発明をｎチャンネルＭＯＳ−ＩＣの製造に適用
した例について第１図（、）〜色）を参服して説明する
。
した例について第１図（、）〜色）を参服して説明する
。
捷ず、ｐ型シリコン基板２１表面に選択酸化技術により
素子分離領域としてのフィールド酸化膜２２を形成した
。つづいて５熱酸化処理を施してフィールド酸化膜２２
で分離された基板２ノの島領域に例えば厚さ２５０Ｘの
酸化膜２３を形成した後、閾値制御のためのボロンを島
領域にイオン注入してぎロンイオン注入層２４を形成し
た。この後、全面に例えば厚さ４０００Ｘの多結晶シリ
コン膜を堆積し、該多結晶シリコン膜にリンを拡散させ
てリンドーノ多結晶シリコン膜２５を形成した（第１図
（ａ）図示）。
素子分離領域としてのフィールド酸化膜２２を形成した
。つづいて５熱酸化処理を施してフィールド酸化膜２２
で分離された基板２ノの島領域に例えば厚さ２５０Ｘの
酸化膜２３を形成した後、閾値制御のためのボロンを島
領域にイオン注入してぎロンイオン注入層２４を形成し
た。この後、全面に例えば厚さ４０００Ｘの多結晶シリ
コン膜を堆積し、該多結晶シリコン膜にリンを拡散させ
てリンドーノ多結晶シリコン膜２５を形成した（第１図
（ａ）図示）。
次いで、写真蝕刻法により形成されたレノスト・ダメー
ジ（図示せず）をマスクとして多結晶シリコン膜２５を
選択的にエツチングしてゲート電極２６ｆ：形成し、更
に該レノスト・母ターンをマスクとして前記酸化膜２３
を選択的にエツチングしてケ゛−ト酸化膜２７を形成し
た。つづいて、レノスト・ぐターンを除去した後、前記
ゲート電極２６及びフィールド酸化膜２２をマスクとし
てｎ型不純物、例えばリンを加速電圧４０ ｋｅ’！／
、ドーズ量２Ｘ１０ ｃｒｎ の条件でイオン注入し
、活性化して互に分離された低濃度のｎ−型領域２８１
．２８２を形成した（第１図（ｂ）図示）。
ジ（図示せず）をマスクとして多結晶シリコン膜２５を
選択的にエツチングしてゲート電極２６ｆ：形成し、更
に該レノスト・母ターンをマスクとして前記酸化膜２３
を選択的にエツチングしてケ゛−ト酸化膜２７を形成し
た。つづいて、レノスト・ぐターンを除去した後、前記
ゲート電極２６及びフィールド酸化膜２２をマスクとし
てｎ型不純物、例えばリンを加速電圧４０ ｋｅ’！／
、ドーズ量２Ｘ１０ ｃｒｎ の条件でイオン注入し
、活性化して互に分離された低濃度のｎ−型領域２８１
．２８２を形成した（第１図（ｂ）図示）。
次いで、全面にＣＶＤ法により厚さ約２０００Ｘの窒化
シリコン膜２９を堆積した（第１図（Ｃ）図示）。つづ
いて、リアクティブ・イオン・エツチング法（ＲＩＥ法
）により窒化シリコン膜２９をその膜厚程度エツチング
した。これにより第１図（ｄ）に示すようにゲート電極
２６の周側面に窒化シリコンからなる第１のスペーサ３
０が形成された。
シリコン膜２９を堆積した（第１図（Ｃ）図示）。つづ
いて、リアクティブ・イオン・エツチング法（ＲＩＥ法
）により窒化シリコン膜２９をその膜厚程度エツチング
した。これにより第１図（ｄ）に示すようにゲート電極
２６の周側面に窒化シリコンからなる第１のスペーサ３
０が形成された。
次いで、全面にＣＶＤ法により厚さ：３０００ＸのＳ
ｉＯ２膜３ノを堆積した（第１図（、）図示）。つづい
て、ＣＣｔ４とＨ２の混合ガスを用いたＲＩＥ法により
Ｓ ｉＯ２膜３ノをその膜厚程度エツチングした。この
時Ｌ ｃｃｔ４とＨ２の混合ガスをエッチャントとする
ＲＩＢ法ではＨ２の流量をそれ程多くしなければＳｉＯ
２に比べて窒化シリコンのエッチングレートが速くなる
ため、第１図（ｆ）に示すように窒化シリコンからなる
第１のスペーサ３０が２Ａ程度膜減シすると共に、残存
した第１のスペーサ３０′の周側面にそのスペーサ３０
′より膜厚の厚い第２のスペーサ３２が形成された。ひ
きつづき、前記第２のス被−ザ３２をマスクとしてｐ型
不純物、例えばピロンを加速電圧１２０ｋｅＶ、ドーズ
量５×１０１ の条件で基板２１の島領域にイオン注入
した。この時、同第１図（ｆ）に示すように露出した島
領域及び第１のスペーサ３０’下の島領域に表面から０
．２５μ？ｎのピロンのピークをもつボロンイオン注入
層３３が形成された。更に、前記第１及び第２のスペー
サ３０’、３２をマスクとしてｎ型不純物、例えば砒素
を加速電圧５０ｋｅＶ、 ドーズ量５Ｘ１０ｃｒｎの
条件で前記島領域にイオン注入した後、熱処理した。こ
れにより、第１図（ｇ）に示すようにピロンイオン注入
層３３が活性化されてｐ−ポケット領域３４１ ．３”
４２が形成された。同時に、砒素イオン注入層が活性化
されて高濃度のｎ＋洩領領域３５１．３５２が形成され
た。なお、露出した島領域のボロンイオン注入層３３を
高濃度の砒素イオンにより打ち消すように形成しなけれ
ばならない。ｐ′″ポケット領域３４１，３４゜は第１
のスペーサ３０’下の島領域に形成される。
ｉＯ２膜３ノを堆積した（第１図（、）図示）。つづい
て、ＣＣｔ４とＨ２の混合ガスを用いたＲＩＥ法により
Ｓ ｉＯ２膜３ノをその膜厚程度エツチングした。この
時Ｌ ｃｃｔ４とＨ２の混合ガスをエッチャントとする
ＲＩＢ法ではＨ２の流量をそれ程多くしなければＳｉＯ
２に比べて窒化シリコンのエッチングレートが速くなる
ため、第１図（ｆ）に示すように窒化シリコンからなる
第１のスペーサ３０が２Ａ程度膜減シすると共に、残存
した第１のスペーサ３０′の周側面にそのスペーサ３０
′より膜厚の厚い第２のスペーサ３２が形成された。ひ
きつづき、前記第２のス被−ザ３２をマスクとしてｐ型
不純物、例えばピロンを加速電圧１２０ｋｅＶ、ドーズ
量５×１０１ の条件で基板２１の島領域にイオン注入
した。この時、同第１図（ｆ）に示すように露出した島
領域及び第１のスペーサ３０’下の島領域に表面から０
．２５μ？ｎのピロンのピークをもつボロンイオン注入
層３３が形成された。更に、前記第１及び第２のスペー
サ３０’、３２をマスクとしてｎ型不純物、例えば砒素
を加速電圧５０ｋｅＶ、 ドーズ量５Ｘ１０ｃｒｎの
条件で前記島領域にイオン注入した後、熱処理した。こ
れにより、第１図（ｇ）に示すようにピロンイオン注入
層３３が活性化されてｐ−ポケット領域３４１ ．３”
４２が形成された。同時に、砒素イオン注入層が活性化
されて高濃度のｎ＋洩領領域３５１．３５２が形成され
た。なお、露出した島領域のボロンイオン注入層３３を
高濃度の砒素イオンにより打ち消すように形成しなけれ
ばならない。ｐ′″ポケット領域３４１，３４゜は第１
のスペーサ３０’下の島領域に形成される。
こうした工程により、ｎ−型領域２８１とｎ型領域３５
１ とからなるソース領域３６、並びにｎ−型領域２８
２と層型領域３５２とからなるドレイン領域３７が夫々
形成される。
１ とからなるソース領域３６、並びにｎ−型領域２８
２と層型領域３５２とからなるドレイン領域３７が夫々
形成される。
次いで、全面にＣＶＤ法によりＳｉＯ２膜３８を堆積し
、平坦化のために９００℃の熱処理を行なった後、コン
タクトホール３９の開孔、Ａ／、膜の蒸着、パター二／
グによるソース、ドレイン取出しＡ／、配線４０．４１
を形成してｎチャンネルＭＯ３−ＩＣを製造した（第１
図灸）図示）。
、平坦化のために９００℃の熱処理を行なった後、コン
タクトホール３９の開孔、Ａ／、膜の蒸着、パター二／
グによるソース、ドレイン取出しＡ／、配線４０．４１
を形成してｎチャンネルＭＯ３−ＩＣを製造した（第１
図灸）図示）。
しかして、本発明方法によればゲート電極２６をマスク
としてリンを基板２１の島領域にイオン注入してｎ−型
領域２８１．２８ｇ を形成し、更にゲート電極２６の
周側面に第１のス檀−サ３０′、該スペーサ３０′より
膜厚の厚い第２のスペーサ３２を形成し、ひきつづき第
２のスペーサ３２をマスクとしてピロンを前記島領域に
イオン注入して前記ｎ−型領域２８１．２８Ｑ よυ深
い部分にがロンイオン注入層を形成した後、前記第１．
第２のスペーサをマスクとして砒素を前記島領域にイオ
ン注入し、熱処理してｇロンイオン注入層及び砒素イオ
ン注入唐金夫々活性化する。こうした工程により、第１
図ω）に示す如くｎ−型領域２８．とｎ＋型領領域３５
１とからなるソース領域３６．並びにｎ−型領域２８２
とｎ＋ｍ＋域３５□ とからなるｔ゛レイン５領域３７
を形成できると共に、第１のスペーサ３０’下方に位置
するｎ−型領域２Ｂ１，２８２の直下にＰポケット領域
３４１．３４２を形成できるため、以下に示す効果を有
する。
としてリンを基板２１の島領域にイオン注入してｎ−型
領域２８１．２８ｇ を形成し、更にゲート電極２６の
周側面に第１のス檀−サ３０′、該スペーサ３０′より
膜厚の厚い第２のスペーサ３２を形成し、ひきつづき第
２のスペーサ３２をマスクとしてピロンを前記島領域に
イオン注入して前記ｎ−型領域２８１．２８Ｑ よυ深
い部分にがロンイオン注入層を形成した後、前記第１．
第２のスペーサをマスクとして砒素を前記島領域にイオ
ン注入し、熱処理してｇロンイオン注入層及び砒素イオ
ン注入唐金夫々活性化する。こうした工程により、第１
図ω）に示す如くｎ−型領域２８．とｎ＋型領領域３５
１とからなるソース領域３６．並びにｎ−型領域２８２
とｎ＋ｍ＋域３５□ とからなるｔ゛レイン５領域３７
を形成できると共に、第１のスペーサ３０’下方に位置
するｎ−型領域２Ｂ１，２８２の直下にＰポケット領域
３４１．３４２を形成できるため、以下に示す効果を有
する。
（１）ｐＪｅケット領域３４１ ＋ ３４２ とｎ＋型
領領域３５１．３５２とを自己整合的に形成でき、それ
らの間隔を４第２のスペーサ３２の幅により決定でき、
ｎ＋型領領域３５１．３５２の横方向拡散が生じてもそ
れらの接触を防止、乃至は接触部分を僅少に抑えること
かできる。このため、それらｐ、ｆ！チケット域３４１
．３４＠ とｎ＋型領領域３５１３５．の間の接合容量
を考慮せずにｐポケット領域”１＋３４２の濃度を高く
することができる。その結果、前記接合容量による高速
化を阻害されることなく、トランジスタ寸法の微細化に
伴なうショートチャンネル効果を抑制できる＠ （２）ｎ＋型領領域３５１．３５２の深さを、ｐ４ケッ
ト領域３４１．３４ｇにより深く形成する必要性からｎ
＋型領領域３５１．３５２が横方向拡散して２ｎ−型領
域２８１．２Ｂ、側に延びる。
領領域３５１．３５２とを自己整合的に形成でき、それ
らの間隔を４第２のスペーサ３２の幅により決定でき、
ｎ＋型領領域３５１．３５２の横方向拡散が生じてもそ
れらの接触を防止、乃至は接触部分を僅少に抑えること
かできる。このため、それらｐ、ｆ！チケット域３４１
．３４＠ とｎ＋型領領域３５１３５．の間の接合容量
を考慮せずにｐポケット領域”１＋３４２の濃度を高く
することができる。その結果、前記接合容量による高速
化を阻害されることなく、トランジスタ寸法の微細化に
伴なうショートチャンネル効果を抑制できる＠ （２）ｎ＋型領領域３５１．３５２の深さを、ｐ４ケッ
ト領域３４１．３４ｇにより深く形成する必要性からｎ
＋型領領域３５１．３５２が横方向拡散して２ｎ−型領
域２８１．２Ｂ、側に延びる。
しかしながら５ｎ＋型領域３５，３５２は第１゜第２の
スペーサ３０’、３２をマスクとし、てイオン注入する
ため、イオン注入後においては第１゜第２のスペーサ３
０’、３２相当する十分な幅のｎ″″型領域２８１ ＋
２８２が残る。このため、活性化処理によりｎ＋型領
領域３５１３５□がｎ−型領域２８１．２Ｂ、側に拡散
して延びてもｎ−型領域が消滅する゛ことなく、十分な
幅のｎ−型領域２８１，２８２が残存する。その結果、
Ｉ、ＤＤ構造を確実に実現でき、それによるブレイクダ
ウン電圧の向上化やインノ母りトアイオニゼーシ目ンの
緩和を効果的に達成できる。
スペーサ３０’、３２をマスクとし、てイオン注入する
ため、イオン注入後においては第１゜第２のスペーサ３
０’、３２相当する十分な幅のｎ″″型領域２８１ ＋
２８２が残る。このため、活性化処理によりｎ＋型領
領域３５１３５□がｎ−型領域２８１．２Ｂ、側に拡散
して延びてもｎ−型領域が消滅する゛ことなく、十分な
幅のｎ−型領域２８１，２８２が残存する。その結果、
Ｉ、ＤＤ構造を確実に実現でき、それによるブレイクダ
ウン電圧の向上化やインノ母りトアイオニゼーシ目ンの
緩和を効果的に達成できる。
なお、上記実施例ではソース、ドレイン領域の形成後、
第１．第２のスペーサを除去し２Ｓｌｏ２膜の堆積等を
行なってｎチャンネルＭＯ８−ＩＣを製造したが、これ
に限定されない。例えば、第２図に示す如く、第１．第
２のスペーサ３０′。
第１．第２のスペーサを除去し２Ｓｌｏ２膜の堆積等を
行なってｎチャンネルＭＯ８−ＩＣを製造したが、これ
に限定されない。例えば、第２図に示す如く、第１．第
２のスペーサ３０′。
３２を残存させた状態で熱酸化処理を施し、多結晶シリ
コンからなるゲート電極２６の露出面に酸化膜４２を形
成して段差の緩和を行なった後ＳｉＯ２膜３８の堆積、
Ａｔ配線４０．４１の形成等を行なってｎチャンネルＭ
Ｏ８−ＩＣを製造してもよい。
コンからなるゲート電極２６の露出面に酸化膜４２を形
成して段差の緩和を行なった後ＳｉＯ２膜３８の堆積、
Ａｔ配線４０．４１の形成等を行なってｎチャンネルＭ
Ｏ８−ＩＣを製造してもよい。
また、実施例の第１図（ロ））に示す工程の後に、全面
に金属膜（例えば白金膜）を蒸着し、熱処理を施して露
出した島領域（ｎ＋型領領域３５１゜３５２）表面及び
ゲート電極２６に大々白金シリサイド層４３を形成し、
未反応の白金膜を除去し、ひきつづきＳｉＯ□膜３８の
堆積、 Ａｔ配線４０．４１の形成等を行なって第３図
に示すｎチャンネルＭＯ８−ＩＣを製造してもよい。こ
うした方法によればゲート電極２６に白金シリサイド層
４３が形成されて、低抵抗化がなされると共に、ソース
、ドレイン領域３６．３７の層型領域３５１ １３５２
も白金シリサイド層４３．４３で被覆されて低抵抗化
がなされるため、高速動作が可能なＭＯＳ−ＩＣを得る
ことができる。
に金属膜（例えば白金膜）を蒸着し、熱処理を施して露
出した島領域（ｎ＋型領領域３５１゜３５２）表面及び
ゲート電極２６に大々白金シリサイド層４３を形成し、
未反応の白金膜を除去し、ひきつづきＳｉＯ□膜３８の
堆積、 Ａｔ配線４０．４１の形成等を行なって第３図
に示すｎチャンネルＭＯ８−ＩＣを製造してもよい。こ
うした方法によればゲート電極２６に白金シリサイド層
４３が形成されて、低抵抗化がなされると共に、ソース
、ドレイン領域３６．３７の層型領域３５１ １３５２
も白金シリサイド層４３．４３で被覆されて低抵抗化
がなされるため、高速動作が可能なＭＯＳ−ＩＣを得る
ことができる。
上記実施例では第２のスペーサが第１のスペーサより厚
く形成するために、第２のスペーサの形成時のエツチン
グを第１のスペーサの材料に対してエツチングレートが
大きく、第２のスペーサの材料に対してエツチングレー
トが小さいエツチングレートいて行なったが、これに限
定されない。例えば、ゲート電極の周側面に予め膜厚の
薄い第１のスペーサを形成し、この後筒１のスペーサの
周側面にそのスペーサより厚い第２のスペーサを形成し
てもよい。
く形成するために、第２のスペーサの形成時のエツチン
グを第１のスペーサの材料に対してエツチングレートが
大きく、第２のスペーサの材料に対してエツチングレー
トが小さいエツチングレートいて行なったが、これに限
定されない。例えば、ゲート電極の周側面に予め膜厚の
薄い第１のスペーサを形成し、この後筒１のスペーサの
周側面にそのスペーサより厚い第２のスペーサを形成し
てもよい。
上記実施例では、バルクシリコン上のｎチャンネルＭＯ
８−ＩＣの製造について説明したが、ＳＯ８やＳＯＩ等
のシリコン層上に製造する場合にも同様に適用できる。
８−ＩＣの製造について説明したが、ＳＯ８やＳＯＩ等
のシリコン層上に製造する場合にも同様に適用できる。
以上詳述した如く５本発明によればポケット領域とソー
ス、ドレイン領域を構成する高濃度不純物拡散領域とを
自己整合的に形成してそれらの接合容量を抑制し、高速
化を図ると共に、ブレイクダウン電圧の向上、微細化に
伴なうショートチャンネル効果の抑制を達成でき、ひい
ては高集積度、高速性及び高信頼性のへｉＯ８型半者°
体集積回路等の中心体装置の製造方法を提供できる。
ス、ドレイン領域を構成する高濃度不純物拡散領域とを
自己整合的に形成してそれらの接合容量を抑制し、高速
化を図ると共に、ブレイクダウン電圧の向上、微細化に
伴なうショートチャンネル効果の抑制を達成でき、ひい
ては高集積度、高速性及び高信頼性のへｉＯ８型半者°
体集積回路等の中心体装置の製造方法を提供できる。
第１図（＝）〜（ｈ） ｌ：、１本発明の実施例におけ
るｎチャンネルＭｏ５−ＩＣの製造工程を示す１ルを面
図、第２図及び第３図は夫々本発明の他の実施例を示す
同ＭＯ８−ＩＣの断面図％第４図（ａ） 、 （ｂ）
ｉｊ従来の同ＭＯ８−ＩＣの製造工程を示す断面図であ
る。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２６・・・ゲート電極２２７・・・ケ゛−ト酸化
膜、２８１．２８２・・・ｎ−型領域、３０′・・・第
１のスペーサ、３２・・・第２のスペーサ、３４１ 。 ３４２ ・・ｐポケット領域、３５１ 、３５２−ｎ
＋型領領域３６・・・ソース領域、３７・・・ドレイン
領域、４０．４１・・・Ａｔ配線、４２・・・酸化膜、
４３・・・白金シリサイド層。
るｎチャンネルＭｏ５−ＩＣの製造工程を示す１ルを面
図、第２図及び第３図は夫々本発明の他の実施例を示す
同ＭＯ８−ＩＣの断面図％第４図（ａ） 、 （ｂ）
ｉｊ従来の同ＭＯ８−ＩＣの製造工程を示す断面図であ
る。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２６・・・ゲート電極２２７・・・ケ゛−ト酸化
膜、２８１．２８２・・・ｎ−型領域、３０′・・・第
１のスペーサ、３２・・・第２のスペーサ、３４１ 。 ３４２ ・・ｐポケット領域、３５１ 、３５２−ｎ
＋型領領域３６・・・ソース領域、３７・・・ドレイン
領域、４０．４１・・・Ａｔ配線、４２・・・酸化膜、
４３・・・白金シリサイド層。
Claims (7)
- （１）第１導電型の半導体層の表面に選択的に素子分離
領域を形成する工程と、この素子分離領域で分離された
半導体層の島領域にゲート絶縁膜を介してゲート電極を
形成する工程と、このゲート電極をマスクとして第２導
電型の不純物を前記島領域にドーピングして互に分離さ
れた低濃度の第２導電型不純物拡散領域を形成する工程
と、前記ゲート電極の周側面に第１のスペーサを形成し
た後、該第１のスペーサの周側面にそのスペーサより厚
い第２のスペーサを形成する工程と、この第２のスペー
サをマスクとして第１導電型の不純物を前記島領域にイ
オン注入して前記第２導電型不純物拡散領域より深い高
濃度の第１導電型不純物拡散領域を形成する工程と、前
記第１及び第２のスペーサをマスクとして第２導電型の
不純物を前記島領域にドーピングして互に分離された高
濃度の第２導電型不純物拡散領域を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 - （２）第２のスペーサの形成工程において、第２のスペ
ーサ材料よりも第１のスペーサ材料のエッチング速度が
速いエッチャントを用いて行なうことによって、第１の
スペーサより厚い第２のスペーサを形成することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）第１のスペーサが窒化物よりなり、第２のスペー
サがＳｉＯ＿２よりなることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （４）高濃度の第２導電型不純物拡散領域を形成後、第
１及び第２のスペーサを残存させた状態でゲート電極を
熱酸化することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （５）ゲート電極が多結晶シリコンからなり、高濃度の
第２導電型不純物拡散領域を形成した後、第１及び第２
のスペーサを残存させた状態で金属膜を堆積させ、熱処
理を行なって露出した半導体層表面及びゲート電極に金
属シリサイド膜を形成し、ひきつづき未反応の金属膜を
除去することを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （６）金属膜が白金からなることを特徴とする特許請求
の範囲第５項記載の半導体装置の製造方法。 - （７）第１及び第２のスペーサを除去した後、全面に絶
縁膜を堆積することを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59150204A JPS6129176A (ja) | 1984-07-19 | 1984-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59150204A JPS6129176A (ja) | 1984-07-19 | 1984-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129176A true JPS6129176A (ja) | 1986-02-10 |
Family
ID=15491797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59150204A Pending JPS6129176A (ja) | 1984-07-19 | 1984-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504024A (en) * | 1995-07-14 | 1996-04-02 | United Microelectronics Corp. | Method for fabricating MOS transistors |
| EP0794577A3 (en) * | 1996-03-07 | 1998-09-30 | Nec Corporation | FET with a source/drain and gate structure and a method of producing the same |
-
1984
- 1984-07-19 JP JP59150204A patent/JPS6129176A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504024A (en) * | 1995-07-14 | 1996-04-02 | United Microelectronics Corp. | Method for fabricating MOS transistors |
| EP0794577A3 (en) * | 1996-03-07 | 1998-09-30 | Nec Corporation | FET with a source/drain and gate structure and a method of producing the same |
| US6124176A (en) * | 1996-03-07 | 2000-09-26 | Nec Corporation | Method of producing a semiconductor device with reduced fringe capacitance and short channel effect |
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