JPS60167461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［技術分野］
本発明はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｊｎ）構造の半導体装置、特にＣＭ Ｔ Ｓ （
ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ Ｉ ｎ５ｕｌ
ａｔｏｒ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの
製造方法に関する。
Ｄｒａｊｎ）構造の半導体装置、特にＣＭ Ｔ Ｓ （
ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ Ｉ ｎ５ｕｌ
ａｔｏｒ Ｓ ｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの
製造方法に関する。
［背景技術］
ＭＩＳデバイスのショートチャネル化によって。
しきい値電圧、ソース・ドレイン間耐圧、あるいはホッ
トキャリア等のいわゆる短チヤネル効果が問題となって
いる。この解決策の一方法として、たとえば、ＬＤＤ構
造を有したデバイスが提案されている（ＴＵ２＋ＥＥ
Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、ｖｏ
ｌ、ＥＤ−２９、ｐｐ５９０−５９５．Ａｐｒ、］、９
８２）。このＬ Ｄ Ｄ構造の半導体デバイスとしてＮ
チャネルＭ ＯＳ （Ｍｅｔａｌ ０ｘｉ−ｄｅ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ）の断面図を第１、図に示し、
その製造方法を説明する。図中符号］、ａはＰ型不純物
シリコン半導体基板、符号２ａは厚い５ｉ０２膜である
。基板１−ａの一主面に周知の方法によってゲート酸化
膜３ａならびにゲート電極４ａを形成する。この状態で
ゲート電極４ａをマスクとしてヒ素（Ａｓ）を打込み浅
いＮ−型拡散層５ａを形成する。つぎに基板１ａにＳ
ｉ Ｏ２膜を全面に堆積した後に、ゲート電極側面にの
みこの５ｉ０２膜（サイドウオール）６ａを残すように
して反応性イオンエツチングを行う。その後、このサイ
ドウオール６ａをマスクとしてリン（Ｐ）を打込み深い
Ｎ＋型型数散層７ａ形成してＬＤＤ構造をつくっている
。
トキャリア等のいわゆる短チヤネル効果が問題となって
いる。この解決策の一方法として、たとえば、ＬＤＤ構
造を有したデバイスが提案されている（ＴＵ２＋ＥＥ
Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、ｖｏ
ｌ、ＥＤ−２９、ｐｐ５９０−５９５．Ａｐｒ、］、９
８２）。このＬ Ｄ Ｄ構造の半導体デバイスとしてＮ
チャネルＭ ＯＳ （Ｍｅｔａｌ ０ｘｉ−ｄｅ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ）の断面図を第１、図に示し、
その製造方法を説明する。図中符号］、ａはＰ型不純物
シリコン半導体基板、符号２ａは厚い５ｉ０２膜である
。基板１−ａの一主面に周知の方法によってゲート酸化
膜３ａならびにゲート電極４ａを形成する。この状態で
ゲート電極４ａをマスクとしてヒ素（Ａｓ）を打込み浅
いＮ−型拡散層５ａを形成する。つぎに基板１ａにＳ
ｉ Ｏ２膜を全面に堆積した後に、ゲート電極側面にの
みこの５ｉ０２膜（サイドウオール）６ａを残すように
して反応性イオンエツチングを行う。その後、このサイ
ドウオール６ａをマスクとしてリン（Ｐ）を打込み深い
Ｎ＋型型数散層７ａ形成してＬＤＤ構造をつくっている
。
すなわち、従来のＬＤＤ構造の製造方法は、まず浅い拡
散層を形成し、つぎにサイドウオールを形成し、最後に
深い拡散層を形成するのが特徴である。しかしながら本
発明者の検討によれば、このような方法をたとえば相補
型のデバイスに適用した場合、ＮチャネルならびにＰチ
ャネルの浅い拡散層を形成するときに各々ホトレジスト
工程を必要とする。従って、従来のような、拡散層の打
込みが各々のチャネルにおいて１回で済んでいたのにく
らべて、深い拡散層の打込み以外に浅い拡散層の打込み
に用いるホ（〜レジスト工程が２回（ＰチャネルとＮチ
ャネル）増えてプロセスが複雑となる。
散層を形成し、つぎにサイドウオールを形成し、最後に
深い拡散層を形成するのが特徴である。しかしながら本
発明者の検討によれば、このような方法をたとえば相補
型のデバイスに適用した場合、ＮチャネルならびにＰチ
ャネルの浅い拡散層を形成するときに各々ホトレジスト
工程を必要とする。従って、従来のような、拡散層の打
込みが各々のチャネルにおいて１回で済んでいたのにく
らべて、深い拡散層の打込み以外に浅い拡散層の打込み
に用いるホ（〜レジスト工程が２回（ＰチャネルとＮチ
ャネル）増えてプロセスが複雑となる。
［発明の目的コ
本発明の目的は、Ｌ Ｄ Ｄ構造のＭＩＳ型の半導体装
置の新たな製造技術を提供することにある。
置の新たな製造技術を提供することにある。
本発明の別の目的は、Ｌ Ｄ Ｄ構造のＣＭＩＳデバイ
スの製造プロセスをマスクを増やすことなく３− 簡素にした製造方法を提供するものである。
スの製造プロセスをマスクを増やすことなく３− 簡素にした製造方法を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ゲート電極形成後半導体基板」二に第１なら
びに第２の層を形成し、この第２の層をサイドウオール
とし、深い拡散層を形成後にサイドウオールを除去して
浅い拡散層を形成しているので、両数散層の形成のマス
クがＰチャネルならびにＮチャネルの各々１回のみとな
り簡単な製造プロセスを達成するものである。
びに第２の層を形成し、この第２の層をサイドウオール
とし、深い拡散層を形成後にサイドウオールを除去して
浅い拡散層を形成しているので、両数散層の形成のマス
クがＰチャネルならびにＮチャネルの各々１回のみとな
り簡単な製造プロセスを達成するものである。
［実施例］
以下本発明の半導体装置の製造方法の一実施例を第２図
から第７図を参照して説明する。
から第７図を参照して説明する。
第２図はＣＭＯＳデバイスに本発明を適用した場合の製
造プロセスを示す断面図である。図にお−４〜 いて符号１は、たとえば、Ｎ＋＋不純物シリコン半導体
基板であって、この基板１−上のＮ−型エピタキシャル
層２内にＰウェル３ならびにＮウェル４を形成してダブ
ルウェル構造のＣＭＯＳデバイスを製造するものである
。符号５ならびに６は、それぞれ、厚い５ｉ０２膜なら
びにゲート酸化膜であって、ゲート化膜６上には低抵抗
としたドープドポリシリコンのゲート電極７が形成され
ている。また、ポリシリコン表面には熱酸化によって薄
い５ｉ０２膜１．５が形成されている。以上のプロセス
は従来技術と同様である。
造プロセスを示す断面図である。図にお−４〜 いて符号１は、たとえば、Ｎ＋＋不純物シリコン半導体
基板であって、この基板１−上のＮ−型エピタキシャル
層２内にＰウェル３ならびにＮウェル４を形成してダブ
ルウェル構造のＣＭＯＳデバイスを製造するものである
。符号５ならびに６は、それぞれ、厚い５ｉ０２膜なら
びにゲート酸化膜であって、ゲート化膜６上には低抵抗
としたドープドポリシリコンのゲート電極７が形成され
ている。また、ポリシリコン表面には熱酸化によって薄
い５ｉ０２膜１．５が形成されている。以上のプロセス
は従来技術と同様である。
このような状態の基板表面に第１の層であるポリシリコ
ン層８と第２の層である５ｉ０２層９を順次、たとえば
、ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓ−ｉ、ｔｉｏｎ）法により堆積する。この場合、第
１の層であるポリシリコン層のかわりにＳｉ３Ｎ４層を
用いることもでき、あるいは、第１の層に５ｉ０２層を
用いて第２の層にポリシリコン層を用いることもできる
。肝要なことは、第１の層をゲート電極７ならびにゲー
ト酸化膜に対する保護層として、第２の層によるサイド
ウオール形成あるいはその除去プロセスを最適ならしめ
るような第１ならびに第２の層を選択しておくことであ
る。
ン層８と第２の層である５ｉ０２層９を順次、たとえば
、ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓ−ｉ、ｔｉｏｎ）法により堆積する。この場合、第
１の層であるポリシリコン層のかわりにＳｉ３Ｎ４層を
用いることもでき、あるいは、第１の層に５ｉ０２層を
用いて第２の層にポリシリコン層を用いることもできる
。肝要なことは、第１の層をゲート電極７ならびにゲー
ト酸化膜に対する保護層として、第２の層によるサイド
ウオール形成あるいはその除去プロセスを最適ならしめ
るような第１ならびに第２の層を選択しておくことであ
る。
次に、５ｉ０２膜９を反応性イオンエツチングによって
除去して、第３図に示すようにゲート電極７の側面にの
みサイドウオール９１−とじて残す。
除去して、第３図に示すようにゲート電極７の側面にの
みサイドウオール９１−とじて残す。
次に、第４図において、Ｐウェル領域３内にＮチャネル
ＭＯ８のＴ−Ｄ Ｄ構造ソース・ドレインを形成するた
めに、図の左側に形成されるＰチャネルＭＯ８領域上に
選択的にホトレジスト工程１０を形成する。この状態で
Ｐチャネルに対してはホトレジスト工程１０、Ｎチャネ
ルに対してはＳ ｉＯ２膜のサイドウオール９１をマス
クとして、ＰあるいはＡｓをイオン打込みして深い第１
の拡散層であるＮ＋型不純物半導体領域１１−をソース
・ドレイン領域に形成する。
ＭＯ８のＴ−Ｄ Ｄ構造ソース・ドレインを形成するた
めに、図の左側に形成されるＰチャネルＭＯ８領域上に
選択的にホトレジスト工程１０を形成する。この状態で
Ｐチャネルに対してはホトレジスト工程１０、Ｎチャネ
ルに対してはＳ ｉＯ２膜のサイドウオール９１をマス
クとして、ＰあるいはＡｓをイオン打込みして深い第１
の拡散層であるＮ＋型不純物半導体領域１１−をソース
・ドレイン領域に形成する。
さらに、第５図に示すように、サイドウオール９１−を
ウェットエツチングした後、Ｎ型不純物であるＰあるい
はＡｓをイオン打込みして浅い第２の拡散層であるＮ−
型不純物半導体領域１２をソース・ドレイン領域に形成
する。このようにして、Ｌ Ｄ Ｄ構造のＮチャネルＭ
Ｏ８が形成される。
ウェットエツチングした後、Ｎ型不純物であるＰあるい
はＡｓをイオン打込みして浅い第２の拡散層であるＮ−
型不純物半導体領域１２をソース・ドレイン領域に形成
する。このようにして、Ｌ Ｄ Ｄ構造のＮチャネルＭ
Ｏ８が形成される。
ここで注目すべきことは、第２の層を設けたことによっ
てサイドウオール９１の形成ならびにその除去が第１の
層であるポリシリコン層６によって容易になされ、エッ
チバック時のシリコン層のオーバエツチング等の心配が
ないことである。従って、従来のようにサイドウオール
形成の前後のプロセスにおいて浅い拡散層と深い拡散層
を個別に形成する必要はなく、サイドウオール形成後に
両数散層を同一マスクを用いて形成できる。
てサイドウオール９１の形成ならびにその除去が第１の
層であるポリシリコン層６によって容易になされ、エッ
チバック時のシリコン層のオーバエツチング等の心配が
ないことである。従って、従来のようにサイドウオール
形成の前後のプロセスにおいて浅い拡散層と深い拡散層
を個別に形成する必要はなく、サイドウオール形成後に
両数散層を同一マスクを用いて形成できる。
さらに、ＰチャネルＭＯ８のソース・ドレイン領域の形
成を行うために、ＮチャネルＭＯ８側にホトレジスト膜
を形成してボロン（Ｂ）のイオン打込みを行ってＰチャ
ネルＭＯ３を形成する。第６図はこのようにして形成さ
れたＣＭＯ８構造の断面を示し、符号１３は第３の深い
拡散層であるＰ＋型不純物半導体領域、そして符号１４
は第４の浅い拡散層であるＰ−型不純物半導体領域を示
している。
成を行うために、ＮチャネルＭＯ８側にホトレジスト膜
を形成してボロン（Ｂ）のイオン打込みを行ってＰチャ
ネルＭＯ３を形成する。第６図はこのようにして形成さ
れたＣＭＯ８構造の断面を示し、符号１３は第３の深い
拡散層であるＰ＋型不純物半導体領域、そして符号１４
は第４の浅い拡散層であるＰ−型不純物半導体領域を示
している。
７−
その後は、ポリシリコン膜８を除去し、通常の方法によ
りアルミニウム配線を形成する。なお、以上の製造プロ
セスにおいて、ＰチャネルＭＯ８とＮチャネルＭＯ８の
形成プロセスの順序を逆にすることも可能である。
りアルミニウム配線を形成する。なお、以上の製造プロ
セスにおいて、ＰチャネルＭＯ８とＮチャネルＭＯ８の
形成プロセスの順序を逆にすることも可能である。
また、ソース・ドレイン・ゲート電極のシリサイド化を
行う場合には、第７図にその最終プロセスにおける断面
図が示されているが、再度５ｉ０２膜をＣＶＤ法によっ
て堆積し、これを反応性イオンエツチングによってＰチ
ャネルならびにＮチャネルＭＯ８のゲート電極側面にサ
イドウオール９１を形成する。その後白金（Ｐｔ）等の
金属を堆積して熱処理することによりシリコンが露出さ
れているソース・ドレイン・ゲート電極表面にＰｔシリ
サイド１４を形成する。シリサイド化されていないＰｔ
のみを全面エツチングすることにより完成する。
行う場合には、第７図にその最終プロセスにおける断面
図が示されているが、再度５ｉ０２膜をＣＶＤ法によっ
て堆積し、これを反応性イオンエツチングによってＰチ
ャネルならびにＮチャネルＭＯ８のゲート電極側面にサ
イドウオール９１を形成する。その後白金（Ｐｔ）等の
金属を堆積して熱処理することによりシリコンが露出さ
れているソース・ドレイン・ゲート電極表面にＰｔシリ
サイド１４を形成する。シリサイド化されていないＰｔ
のみを全面エツチングすることにより完成する。
［効果］
（１）ゲート電極上に薄い絶縁膜を介して第１の層と第
２の層を順次形成し、この第２の層によっ８− てゲート電極のサイドウオールを形成し、しかも、深い
拡散層を形成した後に浅い拡散層を形成しているので、
ＬＤＤ構造のＭＩＳデバイスを容易に形成することがで
きる。
２の層を順次形成し、この第２の層によっ８− てゲート電極のサイドウオールを形成し、しかも、深い
拡散層を形成した後に浅い拡散層を形成しているので、
ＬＤＤ構造のＭＩＳデバイスを容易に形成することがで
きる。
（２）本発明は特にＣＭＩＳに適用することによって、
ＣＭＩＳの一方のチャネルに対して同一のホトレジスト
膜を使用できるので、ＣＭＩＳデバイスにおいてホトエ
ツチング工程を増やすことなくＬＤＤ構造を実現できる
という効果が得られる。
ＣＭＩＳの一方のチャネルに対して同一のホトレジスト
膜を使用できるので、ＣＭＩＳデバイスにおいてホトエ
ツチング工程を増やすことなくＬＤＤ構造を実現できる
という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
本発明は、ＣＭＩＳデバイスにおいてホトレジスト工程
を増やすことなく、両チャネルを同時にＬＤＤ構造のシ
ョートチャネルＣＭＩＳデバイスとして実現するのに広
く利用できる。また、本発明はＬＤＤ構造のＭＩＳ素子
を含むデバイス一般にも適用することができる。
を増やすことなく、両チャネルを同時にＬＤＤ構造のシ
ョートチャネルＣＭＩＳデバイスとして実現するのに広
く利用できる。また、本発明はＬＤＤ構造のＭＩＳ素子
を含むデバイス一般にも適用することができる。
第１図は従来のＬＤＤ構造チャネルの製造プロセスを説
明するためのデバイス断面図、第２図から第６図は本発
明の半導体装置の製造方法をＣＭＯＳデバイスに適用し
た製造プロセスを示すデバイス断面図、 第７図は本発明によって製造されたＣＭＯＳデバイスの
シリサイド化した断面図である。 １・・・半導体基板、２・・・エピタキシャル層、３．
４・・・ウェル、５・・・厚いＳｉＯ２膜、６・・・ゲ
ート酸化膜、７・・・ゲート電極、８・・・ポリシリコ
ン層（第１の層）、９・・・ＳｉＯ２層（第２の層）、
１０・・・ホトレジス１へ膜、１．１．、］−３・・・
深い拡散層、１２．１４・・・浅い拡散層、１５・・・
蒲１１−
明するためのデバイス断面図、第２図から第６図は本発
明の半導体装置の製造方法をＣＭＯＳデバイスに適用し
た製造プロセスを示すデバイス断面図、 第７図は本発明によって製造されたＣＭＯＳデバイスの
シリサイド化した断面図である。 １・・・半導体基板、２・・・エピタキシャル層、３．
４・・・ウェル、５・・・厚いＳｉＯ２膜、６・・・ゲ
ート酸化膜、７・・・ゲート電極、８・・・ポリシリコ
ン層（第１の層）、９・・・ＳｉＯ２層（第２の層）、
１０・・・ホトレジス１へ膜、１．１．、］−３・・・
深い拡散層、１２．１４・・・浅い拡散層、１５・・・
蒲１１−
Claims (1)
- 【特許請求の範囲】 １、ソースおよびドレインの各領域が深い第１の拡散層
と浅い第２の拡散層によって構成されているＬＤＤ構造
のＭＩＳ型の半導体装置の製造方法において、ゲート電
極を形成した後、薄い絶縁膜を介してそのゲート電極を
含む半導体基板の一面全体に第１の層および第２の層を
順次形成し、上層の第２の層によって前記ゲート電極の
側面部分にサイドウオールを形成し、ついでこのサイド
ウ 〜オールを不純物導入のマスクとして利用して前記
半導体基板の一面に前記第１の拡散層を形成した後、前
記サイドウオールを除去して前記第２の拡散層を形成す
ることを特徴とする半導体装置の製造方法。 ２、前記第１の層は、前記第２の層のエツチングに対す
るマスクとなりうる材料によって形成されていることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 ３、ＬＤＤ構造のＣＭＩＳデバイスの製造方法において
、ゲート電極形成後に、薄い絶縁膜を介して第】ならび
に第２の層を順次基板表面に堆積し、前記第２の層をエ
ツチングして前記ゲート電極側面にのみこの第２の層を
サイドウオールとして残し、つぎに、第１のホトレジス
１へ工程を経て一方の導電型のＣＭＩＳデバイスに、深
い第１の拡散層を形成した後前記サイドウオールを除去
して浅い第２の拡散層を形成し、さらに、第２のホトレ
ジスト工程を経て他方の導電型のＣＭＩＳデバイスに、
深い第３の拡散層を形成した後前記サイドウオールを除
去して浅い第４の拡散層を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021640A JPS60167461A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021640A JPS60167461A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167461A true JPS60167461A (ja) | 1985-08-30 |
Family
ID=12060662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021640A Pending JPS60167461A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167461A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0216053A2 (en) * | 1985-09-26 | 1987-04-01 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| EP0216052A2 (en) * | 1985-09-26 | 1987-04-01 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| JPS62188277A (ja) * | 1985-09-25 | 1987-08-17 | Yokogawa Hewlett Packard Ltd | 低濃度ド−プド構造形成方法 |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
-
1984
- 1984-02-10 JP JP59021640A patent/JPS60167461A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188277A (ja) * | 1985-09-25 | 1987-08-17 | Yokogawa Hewlett Packard Ltd | 低濃度ド−プド構造形成方法 |
| EP0216053A2 (en) * | 1985-09-26 | 1987-04-01 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| EP0216052A2 (en) * | 1985-09-26 | 1987-04-01 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| EP0216053A3 (en) * | 1985-09-26 | 1988-01-20 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| EP0216052A3 (en) * | 1985-09-26 | 1988-01-20 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
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