JPH10173172A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Abstract
ことなく、短チャネルMOSトランジスタの実現をす
る。 【解決手段】 NMOSゲート電極9及びPMOSゲー
ト電極10のソース領域側の側壁部にのみサイドウォー
ル酸化シリコン膜14を形成する。ドレイン領域の上部
には、酸化シリコン膜13を残したままにしておく。そ
の後、イオン注入技術を用いてソース・ドレイン領域を
形成するが、ソースN+領域16,ソースP+領域18の
上部には、酸化シリコン膜13が存在しないため、ソー
スN+領域16,ソースP+領域18の拡散層の接合深さ
は、ドレインN+領域15,ドレインP+領域17の拡散
層の接合深さよりも深いものとなる。
Description
びその製造方法に関する。
OSトランジスタのソース・ドレイン構造も変化してき
ている。現在では、その構造としては、LDD構造が一
般的に知られており、様々な文献にも紹介されている。
このようなLDD構造のMOSトランジスタの製造過程
を本発明を示す図3〜図8、及び従来例を示す図25〜
図27を用いて以下に簡単に説明する。
の主面上に選択酸化法(LOCOS法)によって厚い素
子分離酸化シリコン膜2を約400nmの厚さで形成す
る。ここで、Aは将来NMOSトランジスタが作り込ま
れる領域,BはPMOSトランジスタが作り込まれる領
域,Cは素子分離領域である。
グラフィー技術を用い、将来NMOSトランジスタが作
り込まれる部分のみ開口し、イオン注入技術を用いて、
P型ウェル領域4を形成するための不純物(ボロン)を
注入する。ここで、イオン注入の条件は、濃度1×10
13〜2×1013cm-2,加速電圧〜300keVであ
る。また、図には示していないが、このときに同時に素
子分離領域形成のためのイオン注入,NMOSのVt制
御のためのイオン注入も行う。
グラフィー技術を用い、将来PMOSトランジスタが作
り込まれる部分のみ開口し、イオン注入技術を用いて、
N型ウェル領域5を形成するための不純物(リン)を注
入する。ここで、イオン注入の条件は、濃度1×1013
〜2×1013cm-2,加速電圧〜700keVである。
また、図には示していないが、このときに同時に素子分
離領域形成のためのイオン注入,PMOSのVt制御の
ためのイオン注入も行う。
す。ここで、1はシリコン基板,2は素子分離酸化シリ
コン膜,4はP型ウェル領域,5はN型ウェル領域であ
る。
板1を熱酸化してゲート酸化シリコン膜6を約8nmの
厚さで形成する。
コン膜6上に多結晶シリコン7を約100nmの厚さで
形成する。その後、リンを熱拡散させ、高融点金属であ
るTiやWとシリコンの化合物(シリサイド)8を約1
00nmの厚さでスパッタし、ポリサイド構造とする。
NMOSゲート電極9及びPMOSゲート電極10をパ
ターニングする。
グラフィー技術を用い、P型ウェル領域4の上部のみ開
口して、その後イオン注入技術を用い、NMOSゲート
電極9をマスクにして自己整合(セルフアライン)的に
不純物(リン)を注入し、ドレインN-領域11及びソ
ースN-領域12を形成する。ここで、イオン注入の条
件は、濃度1×1013〜2×1013cm-2,加速電圧1
5〜25keVである。
を用い、素子分離酸化シリコン膜2,ゲート酸化シリコ
ン膜6,NMOSゲート電極9及びPMOSゲート電極
10上に酸化シリコン膜13を約150nmの厚さで形
成する。
コン膜13をエッチバックし、NMOSゲート電極9及
びPMOSゲート電極10の側壁にサイドウォール酸化
シリコン膜14を形成する。
リソグラフィー技術を用い、P型ウェル領域4の上部の
み開口して、その後イオン注入技術を用い、NMOSゲ
ート電極9及びサイドウォール酸化シリコン膜14をマ
スクにして自己整合(セルフアライン)的に不純物(ヒ
素)を注入し、ドレインN+領域15及びソースN+領域
16を形成する。ここで、イオン注入の条件は、濃度3
×1015〜5×1015cm-2,加速電圧30〜40ke
Vである。
リソグラフィー技術を用い、N型ウェル領域5の上部の
み開口して、その後イオン注入技術を用い、PMOSゲ
ート電極10及びサイドウォール酸化シリコン膜14を
マスクにして自己整合(セルフアライン)的に不純物
(フッ化ボロン)を注入し、ドレインP+領域17及び
ソースP+領域18を形成する。ここで、イオン注入の
条件は、濃度1×1015〜2×1015cm-2,加速電圧
30〜50keVである。
装置を図27に示す。ここで、1はシリコン基板,2は
素子分離酸化シリコン膜,4はP型ウェル領域,5はN
型ウェル領域,6はゲート酸化シリコン膜,7は多結晶
シリコン,8はシリサイド,9はNMOSゲート電極,
10はPMOSゲート電極,11はドレインN-領域,
12はソースN-領域,14はサイドウォール酸化シリ
コン膜,15はドレインN+領域,16はソースN+領
域,17はドレインP+領域,18はソースP+領域であ
る。
なLDD構造では、デバイス縮小則に伴い、ソース・ド
レイン拡散層の深さが浅くなった際に、拡散層抵抗が増
加してMOSトランジスタのオン電流が減少するという
問題点があった。
ば、特開昭62−176166号公報に示されている。
このようなトランジスタの製造過程を以下に簡単に説明
する。
領域12までの製造過程は上記の一般的に知られている
LDD構造のMOSトランジスタ製造過程で説明したよ
うに図2〜図7に示すとおりであるので、ここでの説明
は省略する。
ラフィー技術を用い、N型ウェル領域5の上部のみ開口
して、その後イオン注入技術を用い、PMOSゲート電
極10をマスクにして自己整合(セルフアライン)的に
不純物(ボロン)をイオン注入し、ドレインP-領域1
9及びソースP-領域20を形成する。ここで、イオン
注入の条件は、濃度1×1013〜2×1013cm-2,加
速電圧15〜20keVである。
術を用い、素子分離酸化シリコン膜2,ゲート酸化シリ
コン膜6,NMOSゲート電極9及びPMOSゲート電
極10上に酸化シリコン膜13を約400〜500nm
の厚さで形成する。
ン膜13を約50〜100nmの厚みまでエッチングす
る。すると、図20に示すように、NMOSゲート電極
9及びPMOSゲート電極10の側壁には未完の幅広な
サイドウォール酸化シリコン膜21aが形成される。
P型ウェル領域4の上部のみ開口して、その後イオン注
入技術を用い、NMOSゲート電極9及び未完の幅広な
サイドウォール酸化シリコン膜21aをマスクにして自
己整合(セルフアライン)的に、シリコン基板1のソー
ス・ドレイン形成領域中、前記サイドウォール酸化シリ
コン膜21aで覆われていない領域に、深い高濃度層
(N型)をより深く形成するように深くN型不純物(P
またはAs)のイオン注入を行い、ドレインN+領域2
2a及びソースN+領域23aを形成する。ここで、イ
オン注入の条件は、濃度5×1015〜1×1016c
m-2,加速電圧50〜150keVである。
グラフィー技術を用い、N型ウェル領域5の上部のみ開
口して、その後イオン注入技術を用い、PMOSゲート
電極10及び未完の幅広なサイドウォール酸化シリコン
膜21aをマスクにして自己整合(セルフアライン)的
に、シリコン基板1のソース・ドレイン形成領域中、前
記サイドウォール酸化シリコン膜21aで覆われていな
い領域に、深い高濃度層(P型)をより深く形成するよ
うに深くP型不純物(BまたはBF2)のイオン注入を
行い、ドレインP+領域24a及びソースP+領域25a
を形成する。ここで、イオン注入の条件は、濃度2×1
015〜4×1015cm-2,加速電圧30〜90keVで
ある。
ン膜13がすべて除去されるまで再度酸化シリコン膜1
3をRIEによりエッチングする。これにより、NMO
Sゲート電極9及びPMOSゲート電極10の側壁には
前記未完のサイドウォール酸化シリコン膜21aより幅
広となって図22に示すように完成したサイドウォール
酸化シリコン膜21bが残存酸化シリコン膜13により
完成する。このとき、酸化シリコン膜13が除去された
領域においては、下地のゲート酸化シリコン膜6もエッ
チング除去され、シリコン基板1の表面が露出する。
表面に、約950℃のドライ酸素雰囲気中での約30分
間の熱処理により、同図22に示すように約20nm厚
の酸化シリコン膜26を形成する。このとき、シリコン
基板1中に形成されたドレインN-領域11,ソースN-
領域12,ドレインP-領域19,ソースP-領域20,
ドレインN+領域22a,ソースN+領域23a,ドレイ
ンP+領域24a,ソースP+領域25aが活性化され
る。そして、それにより、同図22に示すように、シリ
コン基板1中のソース・ドレイン形成領域には、MOS
ゲート電極9と隣接し、前記未完のサイドウォール酸化
シリコン膜21aで覆われていた領域に、Pイオンを基
に浅いN-層11,12が形成され、PMOSゲート電
極10と隣接し、前記未完のサイドウォール酸化シリコ
ン膜21aで覆われていた領域に、Bイオンを基に浅い
P-層19,20が形成される。また、未完のサイドウ
ォール酸化シリコン膜21a幅以上NMOSゲート電極
9から離れた領域に、N型不純物(PまたはAs)を基
に深いN+層22a,23aが形成され、未完のサイド
ウォール酸化シリコン膜21aの幅以上にPMOSゲー
ト電極10から離れた領域に、P型不純物(BまたはB
F2)を基に深いP+層24a,25aが形成される。
ソグラフィー技術を用い、P型ウェル領域4の上部のみ
開口して、その後イオン注入技術を用い、NMOSゲー
ト電極9及び完成したサイドウォール酸化シリコン膜2
1bをマスクにして自己整合(セルフアライン)的に、
シリコン基板1のソース・ドレイン形成領域中、前記サ
イドウォール酸化シリコン膜21bで覆われていない領
域に、深いN型の高濃度層を形成するためのN型不純物
(PまたはAs)のイオン注入を再度行い、ドレインN
+領域27a及びソースN+領域28aを形成する。ここ
で、イオン注入の条件は、濃度1×1016〜1.5×1
016cm-2,加速電圧40〜50keVである。
ソグラフィー技術を用い、N型ウェル領域5の上部のみ
開口して、その後イオン注入技術を用い、PMOSゲー
ト電極10及び完成したサイドウォール酸化シリコン膜
21bをマスクにして自己整合(セルフアライン)的
に、シリコン基板1のソース・ドレイン形成領域中、前
記サイドウォール酸化シリコン膜21bで覆われていな
い領域に、深いP型の高濃度層を形成するためのP型不
純物(BまたはBF2)のイオン注入を再度行い、ドレ
インP+領域29a及びソースP+領域30aを形成す
る。ここで、イオン注入の条件は、濃度4×1015〜6
×1015cm-2,加速電圧25〜30keVである。
N2雰囲気中で約20〜60分間熱処理をする。する
と、前記N+層27a,28a中のN型不純物及びP+層
29a,30a中のP型不純物が拡散・活性化し、シリ
コン基板1のソース・ドレイン形成領域には、前記完成
したサイドウォール酸化シリコン膜21bと隣接する領
域、すなわち未完の幅広なサイドウォール酸化シリコン
膜21aではマスクされるが、完成した幅狭なサイドウ
ォール酸化シリコン膜21bではマスクされない領域に
N+層27a,28a及びP+層29a,30aが、サイ
ドウォール酸化シリコン膜21b下の領域に残ったN-
層11,12及びP-層19,20より深く形成され
る。また、N+層27a,28a中のN型不純物及びP+
層29a,30a中のP型不純物がN+層22a,23
a及びP+層24a,25a中に拡散されることにな
り、その結果として図24に示すように、N+層22
a,23aがN+ +層22b,23bに、P+層24a,
25aがP++層24b,25bとなる。このN++層22
b,23b及びP++層24b,25bは、図20,図2
1に示す工程で、深い高濃度層をより深く形成するよう
にシリコン基板1中に深くN型不純物及びP型不純物の
イオン注入を行ったことにより、通常の高濃度層の深さ
に相当するN+層27a,28a及びP+層29a,30
aより深く形成される。そして、このN++層22b,2
3b及びP++層24b,25b(高濃度層の主部)とN
+層27a,28a及びP+層29a,30a(高濃度層
の一部)、さらに、N-層11,12及びP-層19,2
0(低濃度層)によりLDD構造のソース・ドレイン拡
散層が形成される。
術のようなLDD構造のトランジスタの製造方法では、
ソース・ドレイン拡散層の拡散層抵抗の増加は抑えられ
ても、短チャネルMOSトランジスタを実現することは
困難になるという問題点がある。
かないようにソース拡散層の深さを深くしているわけで
あるが、従来技術ではドレイン側も同時にイオン注入を
行うため、ドレイン拡散層の深さがソース側と同じ深さ
まで深くなってしまい、短チャネルMOSトランジスタ
を実現しようとしたときに、パンチスルーしやすくなっ
てしまい、デバイスとして機能しなくなるためである。
現できたとしても、そのトランジスタ特性がばらつく、
つまり、歩留りが不安定になること及び工程数が大幅に
増加するという問題点がある。
層を形成するためにまず、ゲート電極をマスクとしてセ
ルフアライン的にイオン注入を行い、次にシリコン基板
上及びゲート電極上に形成した絶縁膜をシリコン基板上
に50〜100nm程度残すようにRIEを用いてエッ
チングしてイオン注入を行い、それからその50〜10
0nm程度残した絶縁膜を、ゲート電極側壁にのみ残す
ように再度RIEによりエッチングし、イオン注入を行
うことで、ゲート電極側壁に形成する絶縁膜の厚さの制
御性が2度のRIEによるエッチングのため悪くなる。
つまり、イオン注入される領域がゲート電極側壁に近く
なったり、遠くなったりするためである。また、前述し
たように従来技術はイオン注入を3回,RIEによるエ
ッチングを2回も行うことになるので、工程数は大幅に
増加することとなる。
ン電流の減少を招くことがなく、またMOSトランジス
タの微細化を行うことにより、製品の高速化及び高集積
化を可能にし、さらに工程数を大幅に増やすことなく短
チャネルMOSトランジスタの特性ばらつきを抑え、製
品の歩留りを向上させる半導体装置及びその製造方法を
提供することにある。
め、本発明に係る半導体装置は、MOSトランジスタを
具備した半導体装置であって、MOSトランジスタのソ
ース領域とドレイン領域の接合深さは、異なるものであ
る。
は、ゲート電極形成工程と、イオン注入工程とを有する
半導体装置の製造方法であって、ゲート電極形成工程
は、基板上にMOSトランジスタのゲート電極を形成す
る処理であり、イオン注入工程は、MOSトランジスタ
のドレイン領域とソース領域とが形成される領域のイオ
ン注入保護膜の膜厚を異ならせてイオン注入を行い、接
合深さが異なるソース,ドレイン領域を形成する処理で
ある。
るイオン注入は、別工程で独立して行う。
形成方法では、ゲート酸化シリコン膜、MOSトランジ
スタの電極の上部及びシリコン基板上に形成された酸化
シリコン膜をMOSトランジスタのドレイン領域部のみ
に残すようにエッチバックすることにより、ソース・ド
レイン形成のためのイオン注入を1度行うだけでソース
拡散層の拡散層深さをドレイン拡散層の拡散層深さより
も深くすることができ、ソース抵抗の増加を招くことな
く、つまりMOSトランジスタのオン電流の減少を招く
ことなく、短チャネルMOSトランジスタの実現が可能
となる。
少を招くことなく、つまり、MOSトランジスタの特性
が悪化することなく短チャネルMOSトランジスタが実
現できるので、製品の高速化及び高集積化が可能とな
る。
トランジスタのゲート電極側壁のサイドウォール絶縁膜
を形成するためのRIEによるエッチング工程も1回だ
けであるため、工程数を大幅に増やすことなく、短チャ
ネルMOSトランジスタの特性ばらつきが抑えられ、製
品の歩留り向上が期待できる。
より説明する。
OSトランジスタは、MOSトランジスタのソース領域
とドレイン領域の接合深さを異なせたものであり、本発
明に係るLDD構造のMOSトランジスタの製造方法は
基本的には、NMOSトランジスタのゲート電極9及び
PMOSトランジスタのゲート電極10を同一導電層で
形成することにある。
PMOSトランジスタのゲート電極10を形成する導電
層は、まず最初に多結晶シリコン7を100nm〜15
0nmの厚さで形成する。次に、シリサイド8を100
nm〜150nmの厚さでスパッタする。このシリサイ
ドは、高融点金属であるTiやWとシリコンの化合物
(シリサイド)である。
のゲート電極9及びPMOSトランジスタのゲート電極
10は、ポリサイド構造とする。
をマスクにして自己整合(セルフアライン)的にイオン
注入を行い、ドレインN-領域11及び、ソースN-領域
12を形成する。
極9,PMOSトランジスタのゲート電極10の上部及
びシリコン基板1上に酸化シリコン膜13を100nm
〜150nmの厚さで形成し、NMOSトランジスタ,
PMOSトランジスタのソース領域側のゲート電極側壁
部のみにフォトリソグラフィー技術とエッチング技術を
用いてサイドウォール酸化シリコン膜14を80nm〜
130nmの厚さで形成する。サイドウォール酸化シリ
コン膜14は、酸化膜,窒化膜などの絶縁膜である。
尚、NMOSトランジスタ,PMOSトランジスタのド
レイン領域側は、前記100nm〜150nmの厚さの
酸化シリコン膜13を残したままにしておく。
トリソグラフィー技術を用いて開口し、ヒ素などのN型
不純物をNMOSゲート電極9,酸化シリコン膜13及
びサイドウォール酸化シリコン膜14をマスクとして、
自己整合(セルフアライン)的に注入し、ドレインN+
領域15,ソースN+領域16を形成する。尚、ドレイ
ンN+領域15は、前記100nm〜150nmの厚さ
の酸化シリコン膜13を通してイオン注入を行い形成さ
れるため、ソースN+領域16の接合深さよりも浅くな
る。
トリソグラフィー技術を用いて開口し、フッ化ボロンな
どのP型不純物をPMOSゲート電極10,酸化シリコ
ン膜13及びサイドウォール酸化シリコン膜14をマス
クとして、自己整合(セルフアライン)的に注入し、ド
レインP+領域17,ソースP+領域18を形成する。
尚、ドレインP+領域17は、前記100nm〜150
nmの厚さの酸化シリコン膜13を通してイオン注入を
行い形成されるため、ソースP+領域18の接合深さよ
りも浅くなる。
図面を参照して詳細に説明する。
置を示す断面構造図、図2〜図11は、本発明の実施例
1に係る製造方法を工程順を示す断面図である。
は、図1と図24及び図27を比較すればわかるよう
に、NMOSトランジスタのドレインN+領域15,ソ
ースN+領域16、及びPMOSトランジスタのドレイ
ンP+領域17,ソースP+領域18の拡散層の接合深さ
が異なってことにある。つまり、ドレイン領域の接合深
さは、ソース領域の接合深さよりも浅くなっているとい
うことにある。
ジスタの製造方法を工程順に説明する。なお、酸化シリ
コン膜13を形成するまでの製造工程は、従来例で説明
したように図2〜図8に示すとおりであるため、ここで
の説明は省略する。
フィー技術を用い、NMOSトランジスタ及びPMOS
トランジスタのソース領域側のみ開口する。
ン膜13をエッチバックし、NMOSゲート電極9及び
PMOSゲート電極10のソース領域側壁にのみサイド
ウォール酸化シリコン膜14を形成する。
ソグラフィー技術を用い、P型ウェル領域4の上部のみ
開口して、その後イオン注入技術を用い、NMOSゲー
ト電極9,酸化シリコン膜13及びサイドウォール酸化
シリコン膜14をマスクにして自己整合(セルフアライ
ン)的に不純物(ヒ素)を注入し、ドレインN+領域1
5及びソースN+領域16を形成する。尚、ドレインN+
領域15は、前記酸化シリコン膜13を通してイオン注
入を行い形成されるため、ソースN+領域16の接合深
さよりも浅くなる。ここで、イオン注入の条件は、濃度
3×1015〜5×1015cm-2,加速電圧130〜15
0keVである。
ソグラフィー技術を用い、N型ウェル領域5の上部のみ
開口して、その後イオン注入技術を用い、PMOSゲー
ト電極10,酸化シリコン膜13及びサイドウォール酸
化シリコン膜14をマスクにして自己整合(セルフアラ
イン)的に不純物(フッ化ボロン)を注入し、ドレイン
P+領域17及びソースP+領域18を形成する。尚、ド
レインP+領域17は、前記酸化シリコン膜13を通し
てイオン注入を行い形成されるため、ソースP+領域1
8の接合深さよりも浅くなる。ここで、イオン注入の条
件は、濃度1×1015〜2×1015cm-2,加速電圧1
10〜130keVである。
置を図1に示す。ここで、1はシリコン基板,2は素子
分離酸化シリコン膜,4はP型ウェル領域,5はN型ウ
ェル領域,6はゲート酸化シリコン膜,7は多結晶シリ
コン,8はシリサイド,9はNMOSゲート電極,10
はPMOSゲート電極,11はドレインN-領域,12
はソースN-領域,13は酸化シリコン膜,14はサイ
ドウォール酸化シリコン膜,15はドレインN+領域,
16はソースN+領域,17はドレインP+領域,18は
ソースP+領域である。
に係る半導体装置を示す断面図、図12〜図16は、本
発明の実施例2に係る製造方法を工程順に示す断面図で
ある。
は、図17と図24及び図27を比較すればわかるよう
に、NMOSトランジスタのドレインN+領域15,ソ
ースN+領域16、及びPMOSトランジスタのドレイ
ンP+領域17,ソースP+領域18の拡散層の接合深さ
が異なってことにある。つまり、ドレイン領域の接合深
さは、ソース領域の接合深さよりも浅くなっているとい
うことにある。
タの製造手順を以下に説明する。なお、酸化シリコン膜
13までの製造過程は、従来例で説明したように図2〜
図8に示すとおりであるため、ここでの説明は省略す
る。
術を用い、酸化シリコン膜13をエッチバックし、NM
OSゲート電極9及びPMOSゲート電極10のソース
領域側及びドレイン領域側の両側壁にサイドウォール酸
化シリコン膜14を形成する。
ソグラフィー技術を用い、NMOSトランジスタのドレ
イン領域の上部のみ開口して、その後イオン注入技術を
用い、NMOSゲート電極9及びサイドウォール酸化シ
リコン膜14をマスクにして自己整合(セルフアライ
ン)的に不純物(ヒ素)を注入し、ドレインN+領域1
5を形成する。ここで、イオン注入の条件は、濃度3×
1015〜5×1015cm-2,加速電圧30〜40keV
である。
ソグラフィー技術を用い、NMOSトランジスタのソー
ス領域の上部のみ開口して、その後イオン注入技術を用
い、NMOSゲート電極9及びサイドウォール酸化シリ
コン膜14をマスクにして自己整合(セルフアライン)
的に不純物(ヒ素)を注入し、ソースN+領域16を形
成する。ここで、イオン注入の条件は、濃度はドレイン
N+領域15形成時と同じ3×1015〜5×1015cm
-2であるが、加速電圧はドレインN+領域15形成時よ
りも高い130〜150keVである。
ソグラフィー技術を用い、PMOSトランジスタのドレ
イン領域の上部のみ開口して、その後イオン注入技術を
用い、PMOSゲート電極10及びサイドウォール酸化
シリコン膜14をマスクにして自己整合(セルフアライ
ン)的に不純物(フッ化ボロン)を注入し、ドレインP
+領域17を形成する。ここで、イオン注入の条件は、
濃度1×1015〜2×1015cm-2,加速電圧30〜5
0keVである。
ソグラフィー技術を用い、PMOSトランジスタのソー
ス領域の上部のみ開口して、その後イオン注入技術を用
い、PMOSゲート電極10及びサイドウォール酸化シ
リコン膜14をマスクにして自己整合(セルフアライ
ン)的に不純物(フッ化ボロン)を注入し、ソースP+
領域18を形成する。ここで、イオン注入の条件は、濃
度はドレインP+領域17形成時と同じ1×1015〜2
×1015cm-2であるが、加速電圧はドレインP+領域
17形成時よりも高い110〜130keVである。
置を図17に示す。ここで、1はシリコン基板,2は素
子分離酸化シリコン膜,4はP型ウェル領域,5はN型
ウェル領域,6はゲート酸化シリコン膜,7は多結晶シ
リコン,8はシリサイド,9はNMOSゲート電極,1
0はPMOSゲート電極,11はドレインN-領域,1
2はソースN-領域,14はサイドウォール酸化シリコ
ン膜,15はドレインN+領域,16はソースN+領域,
17はドレインP+領域,18はソースP+領域である。
ース抵抗の増加を招くことなく、つまり、MOSトラン
ジスタのオン電流の減少を招くことなく、短チャネルM
OSトランジスタを実現することができる。
OSトランジスタ形成方法では、ゲート酸化シリコン
膜,MOSトランジスタの電極の上部及びシリコン基板
上に形成された酸化シリコン膜をMOSトランジスタの
ドレイン領域部のみに残すようにエッチバックすること
により、ソース・ドレイン形成のためのイオン注入を1
度行うだけでソース拡散層の拡散層深さをドレイン拡散
層の拡散層深さも深くすることができるためである。
することができる。その理由は、本発明では、上述した
ように、MOSトランジスタのオン電流の減少を招くこ
となく、つまり、MOSトランジスタの特性が悪化する
ことなく、短チャネルMOSトランジスタが実現できる
ためである。
チャネルMOSトランジスタの特性ばらつきを抑え、製
品の歩留りを向上させることができる。その理由は、本
発明のLDD構造のMOSトランジスタを実現するため
に、イオン注入回数は従来通り、MOSトランジスタの
ゲート電極側壁のサイドウォール絶縁膜を形成するため
のRIEによるエッチング工程も1回だけで済むためで
ある。
面図である。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
断面図である。
程図である。
程図である。
程図である。
程図である。
程図である。
程図である。
程図である。
Claims (3)
- 【請求項1】 MOSトランジスタを具備した半導体装
置であって、 MOSトランジスタのソース領域とドレイン領域の接合
深さは、異なるものであることを特徴とする半導体装
置。 - 【請求項2】 ゲート電極形成工程と、イオン注入工程
とを有する半導体装置の製造方法であって、 ゲート電極形成工程は、基板上にMOSトランジスタの
ゲート電極を形成する処理であり、 イオン注入工程は、MOSトランジスタのドレイン領域
とソース領域とが形成される領域のイオン注入保護膜の
膜厚を異ならせてイオン注入を行い、接合深さが異なる
ソース,ドレイン領域を形成する処理であることを特徴
とする半導体装置の製造方法。 - 【請求項3】 ソース領域とドレイン領域とを形成する
イオン注入は、別工程で独立して行うことを特徴とする
請求項2に記載の半導体装置の製造方法。
Priority Applications (3)
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- 1996-12-06 JP JP8326831A patent/JP2993448B2/ja not_active Expired - Fee Related
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- 1997-12-05 KR KR1019970066326A patent/KR19980063846A/ko not_active Application Discontinuation
-
1998
- 1998-08-13 US US09/133,599 patent/US6022780A/en not_active Expired - Lifetime
Cited By (2)
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