JP2001007222A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ｐ型ポリシリコンゲート中のボロンの拡散に
よる基板側への突き抜けを防止しつつ、ｎ型ポリシリコ
ンゲートの形成時におけるサイドエッチの発生を抑制し
うる半導体装置の製造方法を提供する。 【解決手段】 ｎＭＯＳＦＥＴ領域Ｒｎのポリシリコン
膜７に、Ｐ+ のイオン注入を行った後、リンをポリシリ
コン膜７の下部にまで拡散させるために熱処理を行う。
この拡散によって、ポリシリコン膜７上端部におけるリ
ン濃度が低減され、パターニング時にゲート電極の上端
部のエッジが大きくなるのを抑制できる。次に、ｐＭＯ
ＳＦＥＴ領域Ｒｐにおけるポリシリコン膜７に、Ｂ+ の
イオン注入を行った後、ゲート形状となるようにポリシ
リコン膜７のエッチングを行う。ポリシリコン膜７中の
リンとボロンとを同時に拡散するための熱処理を行って
いないため、ゲート電極から半導体基板へのボロンのつ
きぬけを抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一半導体基板上
にｎ型不純物が注入されたポリシリコン膜とｐ型不純物
が注入されたポリシリコン膜とを構成要素として備える
半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、多くのデジタル回路においては、
ＭＯＳ型集積回路が用いられている。ＭＯＳ型集積回路
の中でも、特に、ｐＭＯＳトランジスタとｎＭＯＳトラ
ンジスタとを集積した回路であるＣＭＯＳデバイスは、
電力消費がきわめて少ないため、多用されている。この
ＣＭＯＳデバイス等においては、同一半導体基板上に、
ｎ型不純物が注入されたポリシリコン膜と、ｐ型不純物
が注入されたポリシリコン膜とを構成要素として備える
構造が存在する。例えば、ｎチャネル型ＭＯＳトランジ
スタのゲート電極にｎ型不純物を、ｐチャネル型ＭＯＳ
トランジスタのゲート電極にｐ型不純物を、それぞれド
ープしたデュアルゲート型ＣＭＯＳデバイスが知られて
いる。

【０００３】図６（ａ）〜（d）は、従来のデュアルゲ
ート型のＣＭＯＳデバイスの製造工程を示す断面図であ
る。

【０００４】図６（ａ）に示す工程で、熱酸化によっ
て、ｐＭＯＳＦＥＴ領域Ｒｐ、ｎＭＯＳＦＥＴ領域Ｒｎ
における半導体基板１０１上にゲート酸化膜１０２を形
成する。

【０００５】次に、図６（ｂ）に示す工程で、ゲート酸
化膜１０２上にポリシリコン膜１０３をＣＶＤ法によっ
て堆積する。

【０００６】次に、図６（ｃ）に示す工程で、レジスト
膜を用いて、このポリシリコン膜１０３のうちｎＭＯＳ
ＦＥＴ領域Ｒｎに含まれる部分にリンイオン（Ｐ⁺ ）の
注入を行う。これにより、ポリシリコン膜１０３内にお
ける表面付近の領域に，ｎ型注入領域１０４ａが形成さ
れる。また、レジスト膜を用いて、ポリシリコン膜１０
３のうちｐＭＯＳＦＥＴ領域Ｒｐに含まれる部分にボロ
ンイオン（Ｂ⁺ ）の注入を行う。これにより、ポリシリ
コン膜１０３内における表面付近の領域に，ｐ型注入領
域１０４ｂが形成される。

【０００７】次に、図６（ｄ）に示す工程で、エッチン
グにより、ポリシリコン膜１０３とゲート酸化膜１０２
とをパターニングして、ｎチャネル型ＭＯＳトランジス
タのｎ型ゲート電極１０５とｐチャネル型ＭＯＳトラン
ジスタのｐ型ゲート電極１０６とを形成する。

【０００８】

【発明が解決しようとする課題】ところが、上記従来の
デュアルゲート型のＣＭＯＳデバイスの製造工程におい
ては、図６（ｄ）に示す工程で、ｎ型ゲート電極１０５
の上部であるｎ型注入領域１０４ａの両端にサイドエッ
チが生ずるという現象が観察された。このような現象が
起こる原因については、以下のように推察される。

【０００９】一般に、工程（ｃ）におけるイオン注入の
工程の後、その次の工程（ｄ）の前には、アニールは行
っていない。これは、ボロンの拡散による基板への突き
抜けを防止するためである。その結果、ｎ型注入領域１
０４ａおよびｐ型注入領域１０４ｂには、リンやボロン
が高濃度に存在している。この状態において、エッチン
グを行うと、図６（ｄ）に示すように、リンが高濃度に
存在しているｎ型注入領域１０４ａ（上部）のエッチン
グ量のほうが、ｎ型ゲート電極１０５の他の部分（下
部）のエッチング量に比べ、大きくなってしまうものと
思われる。例えば、ｎ型ゲート電極１０５下部のゲート
長方向の寸法を１００nm〜１５０nmとした場合には、ｎ
型ゲート電極１０５の上部（ｎ型注入領域１０４ａ）の
ゲート長方向の寸法は、７０nm〜１３０nmとなってしま
う。そして、このｎ型ゲート電極１０５の上部にサイド
エッチが存在することにより、その後ゲート電極１０５
を窒化膜サイドウォール等によって覆う場合には、ゲー
ト電極の側面にボイドが発生するおそれがある。また、
ゲート電極としてポリシリコン膜上にシリサイド膜を設
けてなるポリサイド構造を採用する場合には、ｎ型ゲー
ト電極１０５の上部にサイドエッチが存在することによ
り、ポリシリコン膜─シリサイド膜間の密着力を低下さ
せるおそれがある。さらに、ゲート電極としてポリシリ
コン膜上に金属膜を設けてなるポリメタル構造を採用す
る場合には、このｎ型ゲート電極１０５に上部のサイド
エッチが存在することにより、ポリシリコン膜─メタル
膜間の密着力を低下させるおそれがある。

【００１０】なお、ｐ型ゲート電極１０６の上部には、
サイドエッチの発生は認められなかった。これは、シリ
コンとボロンとの結合様式は、シリコンとリンとの結合
様式と異なるためであると考えられる。

【００１１】このような現象は、ゲート電極だけでな
く、ポリシリコン膜からなる配線やポリシリコン膜から
なる電極を有する容量素子についても同様に生じうる。

【００１２】そこで、本発明の目的は、ゲート電極や配
線等のｎ型およびｐ型不純物を含むポリシリコン膜から
なる部材を有する半導体装置の製造方法において、ボロ
ンの拡散による不具合を防止しつつ、ｎ型不純物を含む
ポリシリコン膜からなる部材のパターニング時における
サイドエッチの発生を抑制することにある。

【００１３】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にポリシリコン膜を形成する工
程（ａ）と、上記ポリシリコン膜の一部にｎ型不純物を
注入する工程（ｂ）と、上記ポリシリコン膜に、上記ｎ
型不純物を拡散させるための熱処理をする工程（ｃ）
と、上記工程（ｃ）の後に、上記ポリシリコン膜の他部
にｐ型不純物を注入する工程（ｄ）と、上記工程（ｄ）
の後に、上記ポリシリコン膜をエッチングによりパター
ニングする工程（ｅ）とを含む方法である。

【００１４】これにより、ｎ型不純物がドープされたポ
リシリコン膜をパターニングする際には、ｎ型不純物が
十分拡散しているので、上記ポリシリコン膜の上端部
が、上記パターニングによって、横方向に大きくエッチ
ングされることを抑制することができる。したがって、
ポリシリコン膜のパターニングによって、形成される部
材の上端部にサイドエッチが生じることはない。よっ
て、ポリシリコン膜のパターニングによって形成される
部材の高抵抗化などを防止できる。また、上記ｎ型不純
物と上記ｐ型不純物とを同時に拡散するための熱処理を
行っていないため、上記ポリシリコン膜から上記半導体
基板への熱処理によるｐ型不純物のつきぬけは、抑制さ
れることになる。したがって、例えば、ＭＯＳトランジ
スタの場合には、しきい値等の特性が安定した半導体装
置を製造することができる。

【００１５】上記工程（ａ）の前に、半導体基板上にゲ
ート絶縁膜を形成する工程をさらに含み、上記工程
（ｅ）における上記パターニングによって、ｎ型ゲート
電極とｐ型ゲート電極とを形成し、デュアルゲートトラ
ンジスタとして機能する半導体装置を形成することによ
り、ゲート電極の上部、下部にかかわらず均等にエッチ
ングされるため、ゲート電極の周囲に窒化膜サイドウォ
ール、コバルトシリサイド膜等を設けても、ゲート電極
の周囲にボイドが生じることはない。また、上記ｎ型不
純物と上記ｐ型不純物とを同時に拡散するための熱処理
を行っていないため、ゲート電極から上記半導体基板へ
の熱処理によるｐ型不純物のつきぬけは、抑制されるこ
とになる。したがって、しきい値等の特性が安定したト
ランジスタを製造することができる。

【００１６】上記工程（ｃ）における熱処理の温度範囲
は７５０℃〜８５０℃であることが好ましい。

【００１７】上記ポリシリコン膜上にシリサイド膜や金
属膜を形成する工程をさらに含む場合にも、ポリシリコ
ン膜とシリサイドとの密着性や、ポリシリコン膜と金属
膜との密着性を良好に保持できる。

【００１８】

【発明の実施の形態】（第１の実施形態）まず、第１の
実施形態に係るデュアルゲートトランジスタの構造につ
いて説明する。

【００１９】図１は、第１の実施形態に係るデュアルゲ
ートトランジスタの構造を示す断面図である。図１に示
すように、このデュアルゲートトランジスタにおいて
は、ｐ型シリコン基板１の上にｐＭＯＳＦＥＴ領域Ｒｐ
と、ｎＭＯＳＦＥＴ領域Ｒｎとが設けられている。この
ｐＭＯＳＦＥＴ領域Ｒｐと、このｎＭＯＳＦＥＴ領域Ｒ
ｎとは、トレンチ型の素子分離用絶縁膜３によって隔て
られている。

【００２０】ｐＭＯＳＦＥＴ領域Ｒｐにおいては、ｐ型
シリコン基板１内に形成されたｎ型ウェル領域５上に、
ゲート酸化膜６ｂとｐ型ゲート電極１３とが下方から順
に設けられている。このｐ型ゲート電極１３は、ポリシ
リコン膜からなる下部電極１３ａと、コバルトシリサイ
ド膜からなる上部電極１３ｂとを積層して構成されてい
る。上部電極１３ｂの一部及び下部電極１３ａの側面上
には、窒化膜サイドウォール１４が設けられている。ま
た、下地となるｎ型ウェル領域５中のｐ型ゲート電極１
３の両側方に位置する領域には、高濃度の不純物を含む
ｐ型ソース・ドレイン領域１１ｂと、ｐ型ＬＤＤ拡散層
１０ｂとが設けられている。また、ｐ型ソース・ドレイ
ン領域１１ｂ上には、コバルトシリサイド膜１６が形成
されている。

【００２１】ｎＭＯＳＦＥＴ領域Ｒｎにおいては、ｐ型
シリコン基板１内に形成されたｐ型ウェル領域４上に、
ゲート酸化膜６ａとｎ型ゲート電極１２とが下方から順
に設けられている。このｎ型ゲート電極１２は、ポリシ
リコン膜からなる下部電極１２ａと、コバルトシリサイ
ド膜からなる上部電極１２ｂとを積層して構成されてい
る。上部電極１２ｂの一部及び下部電極１２ａの側面上
には、窒化膜サイドウォール１４が設けられている。ま
た、下地となるｐ型ウェル領域４中のｎ型ゲート電極１
２の両側方に位置する領域には、高濃度を不純物を含む
ｎ型ソース・ドレイン領域１１ａと、ｎ型ＬＤＤ拡散層
１０ａとが設けられている。また、ｎ型ソース・ドレイ
ン領域１１ａ上には、コバルトシリサイド膜１６が形成
されている。

【００２２】次に、第１の実施形態に係るデュアルゲー
トトランジスタの製造工程について説明する。図２
（ａ）〜（ｅ）、図３（ａ）〜（ｄ）、および図４
（ａ）〜（ｄ）は、第１の実施形態に係るデュアルゲー
トトランジスタの製造工程を示す断面図である。

【００２３】まず、図２（ａ）に示す工程で、熱酸化に
よって、主面が（１００）面であるｐ型シリコン基板１
上に、保護酸化膜２を形成する。

【００２４】その後、図２（ｂ）に示す工程で、減圧Ｃ
ＶＤ法によって、保護酸化膜２上に保護窒化膜を堆積す
る。その後、フィールド領域を開口したレジスト膜をマ
スクとして用いて、ドライエッチングによりフィールド
領域を開口するように保護窒化膜および保護酸化膜２の
パターニングを行なった後、さらに、ドライエッチング
により、シリコン基板１のうちフィールド領域に相当す
る部分にトレンチを形成する。次に、トレンチ内の側面
に熱酸化によって保護酸化膜を形成した後、ＣＶＤ法に
よって、トレンチを含む基板上にシリコン酸化膜をトレ
ンチの底部から堆積させる。次に、ＣＭＰ法によって、
シリコン酸化膜を保護窒化膜の表面が露出するまで研磨
することにより、シリコン酸化膜をトレンチに埋め込ん
で、素子分離用絶縁膜３を形成する。その後、熱燐酸を
用いて保護窒化膜を全て除去する。

【００２５】次に、図２（ｃ）に示す工程で、レジスト
膜をエッチングマスクとして用いて、ｎＭＯＳＦＥＴ領
域Ｒｎにおけるｐ型シリコン基板１中に、注入エネルギ
ー２０ｋｅＶ，ドーズ量２×１０¹²ｃｍ^-2の条件で、ボ
ロンイオン（Ｂ⁺ ）の注入を行うことによって、ｐ型ウ
ェル領域４を形成する。次に、ｐＭＯＳＦＥＴ領域Ｒｐ
におけるレジスト膜を用いて、ｐ型シリコン基板１中
に、注入エネルギー５０ｋｅＶ，ドーズ量２×１０¹²ｃ
ｍ^-2の条件でリンイオン（Ｐ⁺ ）の注入を行うことによ
って、ｎ型ウェル領域５を形成する。次に、ｐ型ウェル
領域４の不純物とｎ型ウェル領域５の不純物とを拡散さ
せ、かつ、活性化させるための熱処理を行う。

【００２６】次に、図２（ｄ）に示す工程で、エッチン
グにより保護酸化膜２を除去した後、熱酸化法によりゲ
ート酸化膜６を形成する。

【００２７】次に、図２（ｅ）に示す工程で、ＣＶＤ法
により、ゲート酸化膜６上にポリシリコン膜７を堆積す
る。

【００２８】次に、図３（ａ）に示す工程で、ポリシリ
コン膜７の上に、ｐＭＯＳＦＥＴ領域Ｒｐを覆いｎＭＯ
ＳＦＥＴ形成領域Ｒｎを開口したレジスト膜８を形成す
る。その後、このレジスト膜８を注入マスクとして用
い、ポリシリコン膜７のうちｎＭＯＳＦＥＴ領域Ｒｎに
位置する領域に、注入エネルギー２０ｋｅＶ，ドーズ量
５×１０¹⁵ｃｍ^-2の条件で、リンイオン（Ｐ⁺ ）の注入
を行う。

【００２９】次に、図３（ｂ）に示す工程で、レジスト
膜８を除去した後、８００℃，３０分間の条件で熱処理
を行う。この熱処理の工程によって、ポリシリコン膜７
の上部に注入されたリンを、ポリシリコン膜７の下部に
まで拡散させる。ゲート電極を形成する際に異常に大き
くエッチングされる部分は、リンの濃度が特に大きい部
分であるから、この拡散工程によって、ゲート電極中の
リンの濃度が比較的均一化されることにより、ゲート電
極の一部が大きくエッチングされることを抑制すること
ができる。

【００３０】この熱処理の際の温度は、７５０℃から８
５０℃までの範囲とすることが好ましい。７５０℃以下
の温度としたのでは、ポリシリコン膜７の上部に注入さ
れたリンを、ポリシリコン膜７の下部にまで十分拡散さ
せることができないため、ゲート電極を形成する際に、
ｎ型ゲート電極１２の上部にサイドエッチが発生するお
それがある一方、８５０℃以上の温度としたのでは、リ
ンがｐ型ウェル領域４にまで拡散してしまうおそれがあ
るからである。また、ポリシリコン膜７中にリンを均一
に拡散させるには、熱処理の際の温度を７５０℃とする
ときには、３０分間以上熱処理をし、また、熱処理の際
の温度を８５０℃とするときには、２０分間以上熱処理
をすることが望ましい。

【００３１】なお、熱処理の工程における雰囲気には酸
素が添加されている。この酸素によって、ポリシリコン
膜７の表面が酸化される。したがって、この熱処理によ
って、ポリシリコン膜７中に注入されたリンが、ポリシ
リコン膜７の外方に一旦放散した後、ポリシリコン膜７
（特に、ｐＭＯＳＦＥＴ領域Ｒｐにおける後の工程によ
ってｐ型ゲート電極となる部分）に入ることを防ぐこと
ができる。また、この熱処理によって、ポリシリコン膜
７中に注入されたリンが、後の工程によってｐ型のゲー
ト電極となる部分にまで拡散することも防ぐことができ
る。ゆえに、トランジスタの特性（例えばしきい値）を
安定したものにすることができる。

【００３２】次に、図３（ｃ）に示す工程で、ポリシリ
コン膜７の上に、ｎＭＯＳＦＥＴ領域Ｒｎを覆いｐＭＯ
ＳＦＥＴ形成領域Ｒｐを開口したレジスト膜９を形成す
る。その後、このレジスト膜９を注入マスクとして用
い、ｐＭＯＳＦＥＴ領域Ｒｐにおけるポリシリコン膜７
に、注入エネルギー１０ｋｅＶ、ドーズ量３×１０¹⁵ｃ
ｍ^-2の条件でボロンイオン（Ｂ⁺ ）の注入を行う。

【００３３】なお、ボロン原子（Ｂ）がポリシリコン膜
７の上部に局在している状態においてエッチングを行な
って、ゲート電極１３を形成しても、ｐ型ゲート電極１
３の一部が大きくエッチングされるということはない。
ボロンイオン（Ｂ⁺ ）を注入したポリシリコン膜７、つ
まり、ｐ型ポリシリコン領域では、ｎ型ポリシリコン領
域とはシリコン原子と不純物原子との結合様式等が異な
るためであると考えられる。よって、ボロンイオン（Ｂ
⁺ ）の注入後、ゲート電極を形成するためのエッチング
前には、基板の熱処理を行う必要はない。

【００３４】次に、図３（ｄ）に示す工程で、レジスト
膜９を除去した後、ポリシリコン膜７の上に、ゲート電
極形成領域を覆うレジスト膜（図示せず）を形成し、こ
のレジスト膜をマスクにしてポリシリコン膜７のドライ
エッチングを行なうことにより、ゲート電極１２，１３
を形成する。

【００３５】次に、図４（ａ）に示す工程で、ｐ型ウェ
ル領域４にｎ型ＬＤＤ拡散層１０ａを形成するため、ｐ
ＭＯＳＦＥＴ領域Ｒｐを覆い、ｎＭＯＳＦＥＴ領域Ｒｎ
を開口したレジスト膜（図示せず）及びｎ型ゲート電極
１２をマスクとして用いて、注入エネルギー２０ｋｅ
Ｖ，ドーズ量１×１０¹⁴ｃｍ^-2 ，傾き角ほぼ０°の条
件で、ヒ素イオン（Ａｓ⁺ ）の注入を行う。また、ｎ型
ウェル領域５にＬＤＤ拡散層１０ｂを形成するため、ｎ
ＭＯＳＦＥＴ領域Ｒｎを覆い、ｐＭＯＳＦＥＴ領域Ｒｐ
を開口したレジスト膜（図示せず）及びｐ型ゲート電極
１３を注入マスクとして用いて、注入エネルギー２０ｋ
ｅＶ，ドーズ量６×１０¹³ｃｍ^-2 ，傾き角ほぼ０°の
条件で、フッ化ボロンイオン（ＢＦ₂ ⁺）の注入を行う。

【００３６】次に、図４（ｂ）に示す工程で、ＣＶＤ法
によって、基板の全面上にサイドウォール用窒化膜を堆
積した後、これをエッチバックして、窒化膜サイドウォ
ール１４を形成する。このとき、サイドウォール用窒化
膜の堆積の際に発生する熱によって、ｐ型ゲート電極１
３ａの上部に注入されていたボロンはｐ型ゲート電極１
３ａ全体に拡散される。さらに、このときのエッチング
によって、ゲート酸化膜６のうちゲート電極１２又は窒
化膜サイドウォール１４によって覆われていない部分を
除去することにより、ゲート酸化膜６ａ，６ｂを形成す
る。

【００３７】次に、図４（ｃ）に示す工程で、ｐ型ウェ
ル領域４にｎ型ソース・ドレイン領域１１ａを形成する
ため、ｐＭＯＳＦＥＴ領域Ｒｐを覆い、ｎＭＯＳＦＥＴ
領域Ｒｎを開口したレジスト膜（図示せず）と、ｎ型ゲ
ート電極１２と、窒化膜サイドウォール１４とを注入マ
スクとして用い、注入エネルギー５０ｋｅＶ，ドーズ量
２×１０¹⁵ｃｍ^-2，傾き角７°の条件で、砒素イオン
（Ａｓ⁺ ）の注入を行う。また、ｎ型ウェル領域５にｐ
型ソース・ドレイン領域１１ｂを形成するため、ｎＭＯ
ＳＦＥＴ領域Ｒｎを覆い、ｐＭＯＳＦＥＴ領域Ｒｐを開
口したレジスト膜（図示せず）と、ｐ型ゲート電極１３
と、窒化膜サイドウォール１４とを注入マスクとして用
い、注入エネルギー１０ｋｅＶ，ドーズ量２×１０¹⁵ｃ
ｍ^-2，傾き角７°の条件で、ボロンイオン（Ｂ⁺ ）の注
入を行う。その後、１００℃，１０秒の条件で短時間ア
ニールを行うことにより、ｐ型ウェル領域４に注入され
たヒ素と、ｎ型ウェル領域５に注入されたボロンとの拡
散を行う。これにより、ｎ型ソース・ドレイン領域１１
ａとｐ型ソース・ドレイン領域１１ｂとが形成される。
なお、この短時間アニールの工程においては、アニール
時間が極めて短いので、ｎ型ゲート電極１２中のリンが
ｐ型ウェル領域４にまで拡散することや、ｐ型ゲート電
極１３中のボロンがｎ型ウェル領域５にまで突き抜ける
ことを抑制することができる。

【００３８】次に、図４（ｄ）に示す工程で、基板の全
面上にコバルト膜をスパッタ法によって堆積した後、短
時間の熱処理によって、コバルトと、ポリシリコン及び
シリコンとを反応させることにより、コバルトをシリサ
イド化する。その後、未反応のコバルト膜をエッチング
によって除去する。これにより、ｎ型ソース・ドレイン
領域１１ａ上およびｐ型ソース・ドレイン領域１１ｂ上
に、コバルトシリサイド膜１６が形成される。また、ｎ
型ゲート電極１２及びｐ型ゲート電極１３の表面部もシ
リサイド化されて、ｎ型ゲート電極１２はｎ型ポリシリ
コンからなる下部電極１２ａとシリサイドからなる上部
電極１２ｂとを有する構造となり、ｐ型ゲート電極１３
はｐ型ポリシリコンからなる下部電極１３ａとシリサイ
ドからなる上部電極１３ｂとを有する構造となる。この
ようにして、第１の実施形態に係るデュアルゲートトラ
ンジスタが形成される。

【００３９】なお、第１の実施形態においては、ゲート
電極１２、１３を構成する材料として、ポリシリコン膜
７を用いたが、アモルファスシリコン膜を代わりに用い
てもよい。

【００４０】また、第１の実施形態においては、デュア
ルゲートトランジスタを製造している。しかし、同一半
導体基板上に、ｎ型不純物が注入されたポリシリコン膜
と、ｐ型不純物が注入されたポリシリコン膜とを備える
構造を有する配線、容量素子等を、図２（ａ）〜（ｅ）
及び図３（ａ）〜（ｄ）に示す工程と同様の処理によ
り、製造できることはいうまでもない。

【００４１】ここで、ｎ型ゲート電極１２におけるサイ
ドエッチの発生を抑制するために、ｎ型ゲート電極１２
とｐ型ゲート電極１３とを形成するエッチング前にアニ
ールを行うことも考えられる。アニールによって、ポリ
シリコン膜７の上部に、高濃度に存在しているリンが、
ポリシリコン膜７中に拡散するためである。

【００４２】しかしながら、ポリシリコン膜７中におい
ては、アニールによってリンよりもボロンの方がより広
い領域に拡散される。よって、リンの拡散とボロンの拡
散とを同時に行ったのでは、ポリシリコン膜７の上部に
注入されたボロンが、拡散によってｐ型シリコン基板１
にまで突き抜けてしまう。そして、ｐ型シリコン基板１
内にドープされたボロンは、ｐＭＯＳＦＥＴのしきい値
等の特性を設計値からずらす原因となり得る。

【００４３】そこで、上述したように、第１の実施形態
に係る製造方法においては、ｎＭＯＳＦＥＴ領域Ｒｎに
おけるポリシリコン膜７内にリンイオン（Ｐ⁺ ）の注入
を行った後、熱処理によって、ポリシリコン膜７の下部
にまでリンを拡散させている。したがって、第１の実施
形態によれば、ｎ型ゲート電極１２の上端のエッジがポ
リシリコン膜をパターニングする際に横方向に大きくエ
ッチングされることを抑制することができる。よって、
ｎ型ゲート電極１２中のリンが失われることがないた
め、ｎ型ゲート電極１２の高抵抗化を防止できる。ま
た、第１の実施形態においては、ゲート電極１２，１３
が上部，下部にかかわらずほぼ均一にエッチングされる
ため、ゲート電極１２，１３の側面上に窒化膜サイドウ
ォール１４等を設けても、ゲート電極１２，１３の側面
にボイドが生じることはない。さらに、ボイドの発生を
抑制することによって、シリサイド後における下部電極
１２ａ，１３ａと上部電極１２ｂ，１３ｂとの相互の密
着力の低下を防止できる。

【００４４】なお、ポリシリコン膜７をパターニングし
てゲート電極を形成する際に、ｐ型ゲート電極１３の一
部が大きくエッチングされることはない。これは、ｐ型
の領域では、ｎ型の領域とはシリコン原子と不純物原子
との結合様式等が異なるためであると考えられる。よっ
て、ボロンイオン（Ｂ⁺ ）の注入を行った後、ゲート電
極を形成する際のエッチングを行う前に、熱処理を行う
必要はない。ゆえに、従来の製造方法においては生じて
いたｐ型ゲート電極１３からｎ型ウェル領域５への熱処
理によるボロンのつきぬけは、第１の実施形態に係る製
造方法により抑制されることになる。したがって、第１
の実施形態によれば、しきい値等の特性が安定したトラ
ンジスタを製造することができることになる。

【００４５】（第２の実施形態）第２の実施形態に係る
デュアルゲートトランジスタの製造工程と、第１の実施
形態に係るデュアルゲートトランジスタの製造工程にお
ける図２（ａ）〜（ｅ）、図３（ａ）〜図３（ｃ）、図
４（ａ）〜（ｄ）に示す工程とは、同様である。すなわ
ち、第１の実施形態における図２（ａ）〜（ｅ）、図３
（ａ）〜図３（ｃ）に示す工程と同様に、第２の実施形
態においても、ｎＭＯＳＦＥＴ領域Ｒｎのポリシリコン
膜７中のリンは十分に拡散させているが、ｐＭＯＳＦＥ
Ｔ領域Ｒｐのポリシリコン膜７中のボロンは拡散させて
いない。また、第１の実施形態における図４（ａ）〜
（ｄ）に示す工程と同様に、第２の実施形態において
も、ゲート電極を形成した後に、ソース・ドレイン領域
等を形成する。そこで、第２の実施形態において、第１
の実施形態とは異なる点である、図３（ｃ）に示す工程
の後、図４（ａ）に示す工程の前の工程について説明す
る。

【００４６】図５（ａ）、（ｂ）は、第２の実施形態に
係るデュアルゲートトランジスタの製造工程を示す断面
図である。

【００４７】図５（ａ）に示す工程で、レジスト膜を除
去した後、蒸着法により、ポリシリコン膜７の上にタン
グステン膜３０を堆積させる。この蒸着の際に発生する
熱によって、ポリシリコン膜７のうちｐＭＯＳＦＥＴ領
域Ｒｐに位置する部分の上部に注入されていたボロン
は、ポリシリコン膜７の当該部分の下部にまで拡散され
る。

【００４８】次に、図５（ｂ）に示す工程で、ポリシリ
コン膜７の上に、ゲート電極形成領域を覆うレジスト膜
を形成し（図示せず）、このレジスト膜をエッチングマ
スクとして用いてエッチングを行なう。このエッチング
によって、各々、ポリシリコン膜からなる下部電極２２
ａ，２３ａと、タングステン膜からなる上部電極２２
ｂ，２３ｂとを有するポリメタルゲート構造のｎ型ゲー
ト電極２２とｐ型ゲート電極２３とが形成されることに
なる。

【００４９】なお、図５（ａ）に示す工程において、レ
ジスト膜を除去した後、ＣＶＤ法によって、ポリシリコ
ン膜７の上にシリサイド膜を堆積させてもよい。

【００５０】第２の実施形態においても、第１の実施形
態と同様に、ｎＭＯＳＦＥＴ領域Ｒｎにおけるポリシリ
コン膜７に、リンイオン（Ｐ⁺ ）の注入を行った後、熱
処理によって、ポリシリコン膜７の下部にまでリンを拡
散させている。したがって、ｎ型ゲート電極の上端部の
エッジがゲート電極を形成する際に横方向に大きくエッ
チングされることを抑制することができる。よって、下
部電極中のリンが失われることがないため、ｎ型ゲート
電極の高抵抗化を防止できる。また、下部電極の上部、
下部にかかわらず均等にエッチングされるため、下部電
極の周囲に窒化膜サイドウォール等を設けても、ゲート
電極の周囲にボイドが生じることはない。さらに、ボイ
ドの発生を抑制することによって、下部電極─上部電極
間の密着力の低下を防止できる。

【００５１】また、従来の製造方法においては生じてい
たｐ型ゲート電極からｎ型ウェル領域への熱処理による
ボロンのつきぬけは、ポリシリコン膜７中におけるリン
の拡散とボロンの拡散とが別々に行われるため、第２の
実施形態に係る製造方法においても、抑制されることに
なる。したがって、第２の実施形態によっても、しきい
値等の特性が安定したトランジスタを製造することがで
きる。

【００５２】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、ポリシリコン膜中のｎ型不純物とｐ型不純物のう
ち、ｎ型不純物を十分に拡散した後、ポリシリコン膜を
パターニングしてｎ型、ｐ型ゲート電極を形成すること
により、ｐ型不純物の拡散による不具合を防止しつつ、
ポリシリコン膜の上端部のエッジが、パターニングの際
に、大きくエッチングされることを抑制することができ
るため、しきい値等の特性が安定した半導体装置を製造
できる。

【図面の簡単な説明】

【図１】第１の実施形態に係るデュアルゲートトランジ
スタの構造を示す断面図である。

【図２】（ａ）〜（ｅ）は、第１の実施形態に係るデュ
アルゲートトランジスタの製造工程を示す断面図であ
る。

【図３】（ａ），（ｄ）は、第１の実施形態に係るデュ
アルゲートトランジスタの製造工程を示す断面図であ
る。

【図４】（ａ）〜（ｄ）は、第１の実施形態に係るデュ
アルゲートトランジスタの製造工程を示す断面図であ
る。

【図５】（ａ），（ｂ）は、第２の実施形態に係るデュ
アルゲートトランジスタの製造工程を示す断面図であ
る。

【図６】従来のデュアルゲート型のＣＭＯＳデバイスの
製造工程を示す断面図である。

【符号の説明】

１ ｐ型シリコン基板 ２ 保護酸化膜 ３ 素子分離用絶縁膜 ４ ｐ型ウェル領域 ５ ｎ型ウェル領域 ６ ゲート酸化膜 ６ａ ゲート酸化膜 ６ｂ ゲート酸化膜 ７ ポリシリコン膜 ８ レジスト膜 ９ レジスト膜 １０ａ ｎ型ＬＤＤ拡散層 １０ｂ ｐ型ＬＤＤ拡散層 １１ａ ｎ型ソース・ドレイン領域 １１ｂ ｐ型ソース・ドレイン領域 １２ ｎ型ゲート電極 １２ａ 下部電極 １２ｂ 上部電極 １３ ｐ型ゲート電極 １３ａ 下部電極 １３ｂ 上部電極 １４ 窒化膜サイドウォール １６ コバルトシリサイド膜 ２２ ｎ型ゲート電極 ２３ ｐ型ゲート電極 ３０ タングステン膜 Ｒｐ ｐＭＯＳＦＥＴ部 Ｒｎ ｎＭＯＳＦＥＴ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 薮 俊樹 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 久呉 俊介 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB40 CC05 DD04 DD34 DD37 DD43 DD55 DD63 DD65 DD78 DD79 DD84 EE09 EE17 FF13 FF14 GG09 GG10 GG14 GG19 HH04 HH20 5F048 AC03 AC10 BB06 BB07 BB08 BB09 BB12 BC06 BE03 BF06 BG01 BG13 DA27

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にポリシリコン膜を形成す
   る工程（ａ）と、 上記ポリシリコン膜の一部にｎ型不純物を注入する工程
   （ｂ）と、 上記ポリシリコン膜に、上記ｎ型不純物を拡散させるた
   めの熱処理をする工程（ｃ）と、 上記工程（ｃ）の後に、上記ポリシリコン膜の他部にｐ
   型不純物を注入する工程（ｄ）と、 上記工程（ｄ）の後に、上記ポリシリコン膜をエッチン
   グによりパターニングする工程（ｅ）とを含む半導体装
   置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法
   において、 上記工程（ａ）の前に、半導体基板上にゲート絶縁膜を
   形成する工程をさらに含み、 上記工程（ｅ）における上記パターニングによって、ｎ
   型ゲート電極とｐ型ゲート電極とを形成し、デュアルゲ
   ートトランジスタとして機能する半導体装置を形成する
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項１又は２に記載の半導体装置の製
   造方法において、 上記工程（ｃ）における熱処理の温度範囲は７５０℃〜
   ８５０℃であることを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体装置の製造方法において、 上記ポリシリコン膜上にシリサイド膜を形成する工程を
   さらに含むことを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項１〜３のうちいずれか１つに記載
   の半導体装置の製造方法において、 上記ポリシリコン膜上に金属膜を形成する工程をさらに
   含むことを特徴とする半導体装置の製造方法。