以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1の半導体装置の製造方法を、図1〜図12を用いて詳しく説明する。図1〜図12は、製造工程中にある半導体装置の要部断面図である。本実施の形態1の半導体装置の製造工程中においては、基板として、単結晶シリコンを主体とする半導体であり、ドナー不純物よりもアクセプタ不純物を多く含み、多数キャリアが正孔(ホール)であるような、ウェハ状のシリコン基板(半導体基板)1を用いる。このような半導体基板および半導体領域の導電極性を、以下、単にp型と記す。図では、上記のシリコン基板1の要部断面を拡大して示している。本実施の形態1では、シリコン基板1上に、n型MISトランジスタとp型MISトランジスタとを形成する工程を説明する。n型MISトランジスタはシリコン基板1上のNMIS領域(第1領域)RNに形成し、p型MISトランジスタはシリコン基板1上のPMIS領域(第2領域)RPに形成する。
図1に示すように、シリコン基板1の主面s1側に、p型のシリコン基板1から電気的に隔離するためのnウェルDNWを形成する。nウェルDNWは、アクセプタ不純物よりもドナー不純物を多く含み、多数キャリアが電子であるような半導体領域である。このような半導体領域の導電極性を、以下、単にn型と記す。
まず、シリコン基板1の主面s1上の所望の領域のみを覆うように、フォトリソグラフィ法などによって、フォトレジスト膜などをパターニングする(図示しない)。その後、このフォトレジスト膜をイオン注入マスクとして、開口部のシリコン基板1に対し、イオン注入法などによって所望の極性の不純物イオンを注入する。続いて、フォトレジスト膜を除去した後に熱処理を施し、注入した不純物イオンを拡散および活性化することで、n型の半導体領域であるnウェルDNWを形成する。なお、p型の半導体領域を形成する場合には、注入する不純物イオンをアクセプタ不純物となるイオンとして、上記の工程と同様に形成する。以下、半導体領域の形成方法に関しては、特筆しない限り同様である。
続いて、シリコン基板1の主面s1上に、素子を作り込む活性領域を規定するための分離部2を形成する。まず、シリコン基板1の主面s1上に、熱酸化法などによって酸化シリコン膜を形成し、その上に化学気相成長(Chemical Vapor Deposition:CVD)法などによって窒化シリコン膜を形成する。その後、シリコン基板1上の分離部2を形成したい領域が開口するように、フォトリソグラフィ法やエッチング法などにより、窒化シリコン膜および酸化シリコン膜をパターニングする。そして、窒化シリコン膜を酸化マスクにして、シリコン基板1の主面s1に熱酸化を施すことで、開口部に酸化シリコンよりなる分離部2を形成する。このような分離部2の形成方法は、一般的にLOCOS(Local Oxidation of Silicon)法と称される。
続いて、イオン注入法などにより、シリコン基板1の主面s1において、NMIS領域RNにp型の半導体領域である素子用pウェル(第1半導体領域)pwを形成し、PMIS領域RPにn型の半導体領域である素子用nウェル(第2半導体領域)nwを形成する。素子用pウェルpwと素子用nウェルnwは、どちらを先に形成しても良い。例えば素子用pウェルpwを形成するための、NMIS領域RNへのアクセプタ不純物イオンの注入工程の際には、PMIS領域RPのシリコン基板1の主面s1をフォトレジスト膜などで覆っておく。本実施の形態1の製造方法では、素子用pウェルpwおよび素子用nウェルnwの深さは、先に形成したnウェルDNWの深さよりも浅くなるように形成する。
次に、図2に示すように、シリコン基板1の主面s1を覆うようにして、ゲート絶縁膜GIを形成する。本実施の形態1の製造方法では、n型MISトランジスタおよびp型MISトランジスタ共に、比較して低いゲート電圧での動作に適した低耐圧用MISトランジスタと、比較して高いゲート電圧での動作に適した高耐圧用MISトランジスタとを形成する工程を説明する。低耐圧用MISトランジスタは、NMIS領域RNのうちの低耐圧NMIS領域RNL、および、PMIS領域RPのうちの低耐圧PMIS領域RPLに形成する。高耐圧用MISトランジスタは、NMIS領域RNのうちの高耐圧NMIS領域RNH、および、PMIS領域RPのうちの高耐圧PMIS領域RPHに形成する。
本実施の形態1の製造工程では、シリコン基板1の主面s1上のうち、高耐圧NMIS領域RNHおよび高耐圧PMIS領域RPHには、ゲート絶縁膜GIとして高耐圧用ゲート絶縁膜GIHを形成し、低耐圧NMIS領域RNLおよび低耐圧PMIS領域RPLには、ゲート絶縁膜GIとして低耐圧用ゲート絶縁膜GILを形成する。ここで、高耐圧用MISトランジスタのゲート電極には比較して高い電圧を印加するから、高耐圧用ゲート絶縁膜GIHは、耐圧確保のために、低耐圧用ゲート絶縁膜GILよりも厚く形成する。本実施の形態1の製造方法では、低耐圧用ゲート絶縁膜GILは5〜10nmの膜厚となるように形成し、高耐圧用ゲート絶縁膜GIHは10〜15nmの膜厚となるように形成する。
これには、まず、シリコン基板1の主面s1上の全面に熱酸化を施すことで、所望の高耐圧用ゲート絶縁膜GIHの厚さよりも薄くなるように、酸化シリコン膜を形成する。その後、この酸化シリコン膜のうち、低耐圧NMIS領域RNLおよび低耐圧PMIS領域RPLに形成した部分を、エッチング法などにより除去する。続いて、改めてシリコン基板1の主面s1上の全面に熱酸化を施し、低耐圧NMIS領域RNLおよび低耐圧PMIS領域RPLにおいて、所望の低耐圧用ゲート絶縁膜GILの厚さになるように、酸化シリコン膜を形成する。このとき、初めの熱酸化で既に酸化シリコン膜が形成されていた高耐圧NMIS領域RNHおよび高耐圧PMIS領域RPHでは、二回目の熱酸化によって高耐圧用ゲート絶縁膜GIHとしての所望の厚さとなるように、初めの熱酸化で形成する酸化シリコン膜の厚さを調整しておく。
ここで、本実施の形態1の製造方法では、上記のような熱酸化によって酸化シリコン膜からなるゲート絶縁膜GIを形成した後、炉体内において一酸化二窒素雰囲気中で1050℃程度の熱処理を施す。酸化シリコン膜に対し、一酸化二窒素雰囲気中で熱処理を施すことで形成したゲート絶縁膜GIは、不純物イオンなどの侵入に対し、高いブロック性能を有することが分かっている。従って、後の工程でゲート絶縁膜GI上に形成するp型のゲート電極中から、拡散係数の大きいホウ素イオンなどが侵入し、シリコン基板1に抜けるのをより防ぎ得る構造とすることができる。これにより、MISトランジスタのチャネル領域の濃度変調が起こり難く、閾値電圧のばらつきをより低減できる。結果として、MISトランジスタを有する半導体装置を高性能化することができる。
更に、本実施の形態1の製造方法では、上記の一酸化二窒素雰囲気中での熱処理を、炉体内で施している。これにより、複数枚の半導体ウェハに対し、バッチ式に同様の熱処理を施すことができる。例えばランプアニールやスパイクアニールの場合、短い時間で高温まで昇温できるが、一枚の半導体ウェハに対しての局所的な処理工程となり、生産性が低下する。これに対し、本実施の形態1の製造方法のような炉体を用いた熱処理であれば、バッチ処理が可能であり、半導体装置の製造工程の生産性を向上できる。一方、上記図22〜図25を用いて説明した本発明者らが検討した方法では、炉体での熱処理時にチャネル領域Cx3,Cx4に注入したホウ素イオンの拡散が懸念された。これに対しても、本実施の形態1の製造方法によれば、当該炉体での熱処理時にはチャネル領域にはイオン注入を施していないから、不純物イオンの拡散による不慮の閾値電圧の変動などは生じない。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。本実施の形態1の製造方法における、チャネル領域へのイオン注入のタイミングなどについては、後に詳細を説明する。
次に、図3に示すように、シリコン基板1の主面s1に形成したゲート絶縁膜GIを覆うようにして、第1多結晶シリコン膜(第1シリコン膜)E1aを形成する。第1多結晶シリコン膜E1aは、多結晶シリコンを主体とする半導体膜であり、例えばCVD法などにより形成する。上記図23を用いて説明した、本発明者らが検討した製造方法においては、多結晶シリコン膜Exは、後の工程によりゲート電極GEnx,GEpxなどに加工されるものであり、ゲート電極GEnx,GEpxに望まれる厚さで形成した。一方、本実施の形態1の第1多結晶シリコン膜E1aは、後に形成するゲート電極に望まれる厚さより薄く形成する。より具体的には、後の工程で、第1多結晶シリコン膜E1aの上に、更に多結晶シリコン膜を形成し、その合計の厚さが、ゲート電極に望まれる厚さとなるように第1多結晶シリコン膜E1aを形成する。即ち、本実施の形態1のゲート電極を構成する多結晶シリコン膜は、二度に分けて形成する。二層目の多結晶シリコン膜の形成方法などに関しては後に詳細を説明する。また、本実施の形態1の製造方法で、上記のようにして二度に分けて多結晶シリコン膜を形成することの効果などについては、後に詳細を説明する。
次に、図4に示すように、第1多結晶シリコン膜E1aおよびゲート絶縁膜GIを透過させるようにして、チャネル領域CHにアクセプタとなる不純物イオンを注入する。チャネル領域CHとは、ゲート絶縁膜GI直下に位置するシリコン基板1の領域であり、分離部2により規定された状態で複数存在する。また、本実施の形態1では、シリコン基板1の主面には素子用nウェルnwと素子用pウェルpwとが形成されている。従って、アクセプタとなる不純物イオンを注入する前のチャネル領域CHは、NMIS領域RNL,RNHではp型であり、PMIS領域RPL,RPHではn型である。そして、アクセプタとなる不純物イオンの注入は、NMIS領域RNL,RNHのチャネル領域CHにおいては順ドーピングとなり、p型不純物濃度が増加することになる。チャネル領域CHの不純物濃度の増加は、MISトランジスタの閾値電圧の上昇を意味する。また、アクセプタとなる不純物イオンの注入は、PMIS領域RPL,RPHのチャネル領域CHにおいてはカウンタードーピングとなり、n型不純物濃度が低下することになる。チャネル領域CHの不純物濃度の低下は、MISトランジスタの閾値電圧の低下を意味する。
上記のような、アクセプタ不純物イオンの注入によるチャネル領域CHの不純物濃度の変調の度合いは、ベースとなる素子用pウェルpwや素子用nウェルnwの不純物濃度によって決まる。従って、アクセプタとなる不純物イオンを注入するだけであっても、チャネル領域CHの不純物濃度を変調し、結果としてMISトランジスタの閾値電圧を変調できる。
上記のように、本実施の形態1の製造方法では、ゲート絶縁膜GIに加えて第1多結晶シリコン膜E1aを透過させるようにして、アクセプタ不純物イオンを注入する。従って、注入するアクセプタ不純物イオンのイオン種、注入する深さ、および、加速器の仕様によって、第1多結晶シリコン膜E1aの厚さが設定される。本実施の形態1の製造方法では、一例として、アクセプタとなる不純物イオンとして二弗化ホウ素を注入し、第1多結晶シリコン膜E1aは10nm〜40nm程度の厚さで形成する。
後に詳細を説明するように、本実施の形態1の製造方法において、ゲート電極として形成する多結晶シリコン膜の厚さは200〜300nmである。従って、本実施の形態1では、第1多結晶シリコン膜E1aの上層に更にもう一層の多結晶シリコン膜を積み増すことで、ゲート電極用の多結晶シリコン膜を上記所望の厚さにする。このように、ゲート電極用の多結晶シリコン膜を二度に分けて形成することで、一層目の第1多結晶シリコン膜E1aを薄く形成することができる。従って、チャネル領域CHに不純物イオンを注入するために、不純物イオンを透過させ得る程度の厚さの第1多結晶シリコン膜E1aとすることができる。これにより、チャネル領域CHの不純物濃度を調整することで、MISトランジスタの閾値電圧を変調することができる。結果として、MISトランジスタを有する半導体装置をより高性能化することができる。
また、チャネル領域CHにアクセプタ不純物イオンを注入する工程のうち、注入イオン種、濃度、深さなどの特性が同様であれば、複数のチャネル領域CHへの注入工程を共有させても良い。これにより、製造工程数を減らすことができ、MISトランジスタを有する半導体装置の生産性をより向上できる。一方、個々のチャネル領域CHに対して、注入するアクセプタ不純物イオンの濃度(ドーズ量)を変えることで、更に不純物濃度の異なるチャネル領域CHを形成することができる。その場合には、例えば、フォトリソグラフィ法などによってパターニングされたフォトレジスト膜をイオン注入マスクとして形成し、個々のチャネル領域CHに対してアクセプタ不純物イオンを打ち分ける。これにより、チャネル領域CHの不純物濃度の種類が増え、より多くの閾値電圧を有するMISトランジスタを形成できる。結果として、MISトランジスタを有する半導体装置を、より高性能化することができる。
一例として、本実施の形態1の製造方法では、NMIS領域RNL,RNHとPMIS領域RPL,RPHとの間では、アクセプタとなる不純物イオンのドーズ量を変えてイオン注入する。更に、PMIS領域RPL,RPHにおいて、低耐圧PMIS領域RPLに対しては、高耐圧PMIS領域RPHよりも大きいドーズ量で、アクセプタとなる不純物イオンを注入する。ベースが素子用nウェルnwであるPMIS領域RPL,RPHのチャネル領域CHに対しては、アクセプタとなる不純物イオンの注入はカウンタードーピングとなるから、より大きいドーズ量で注入するほど、p型MISトランジスタの閾値電圧は低下する。即ち、本実施の形態1では、低耐圧PMIS領域RPLには、高耐圧PMIS領域RPHに形成するp型MISトランジスタよりも、閾値電圧の低いp型MISトランジスタを形成する。なお、アクセプタとなる不純物イオン注入のドーズ量に関しては、上記の限りではない。
また、アクセプタとなる不純物イオンだけでなく、ドナーとなる不純物イオンを注入することで、更に不純物濃度の異なるチャネル領域CHを形成することができる。例えば、NMIS領域RNL,RNHの素子用p型ウェルpwに対しては、アクセプタとなる不純物イオンの注入は順ドーピングであり、チャネル領域CHのp型不純物濃度は増加するだけである。そこで、NMIS領域RNL,RNHの素子用p型ウェルpwに対して、ドナーとなる不純物イオンをカウンタードーピングすることで、チャネル領域CHのp型不純物濃度を低減し、結果として、閾値電圧の低いn型MISトランジスタを形成できる。
以下、本実施の形態1の製造方法では、低耐圧NMIS領域RNLのうち、低閾値NMIS領域RNLaに、閾値電圧の低いn型MISトランジスタを形成するとして、工程を説明する。また、低閾値NMIS領域RNLaと区別するために、低耐圧NMIS領域RNLのそれ以外の領域を、便宜上、標準閾値NMIS領域RNLbと記述する。なお、PMIS領域RPL,RPHの素子用nウェルnwのいずれかのチャネル領域のn型不純物濃度を増加させたい場合には、PMIS領域RPL,RPHに対してもドナーとなる不純物イオンを注入しても良い。また、いずれのチャネル領域CHに対してもドナーとなる不純物イオンを注入する必要が無く、アクセプタとなる不純物イオンの注入だけで、MISトランジスタの閾値電圧を所望の値に変調できるのであれば、以下で説明するドナー不純物イオンの注入に関する工程は省略しても良い。
本実施の形態1の製造方法では、チャネル領域CHによって、アクセプタとなる不純物イオンと、ドナーとなる不純物イオンとを、個々に打ち分ける。即ち、複数のチャネル領域CHのうち、一部のチャネル領域CHにアクセプタとなる不純物イオンを注入することで、チャネル領域CHの不純物濃度を調整する。特に、本実施の形態1では、低耐圧NMIS領域RNLのうち、低閾値NMIS領域RNLaにおけるチャネル領域CHにはドナーとなる不純物イオンを注入する(後に詳細を説明)。従って、低閾値NMIS領域RNLaにおいては、シリコン基板1の主面s1を、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜3などで覆っておき、これをイオン注入マスクとして、低閾値NMIS領域RNLa以外のチャネル領域CHに、アクセプタとなる不純物イオンを注入する。
次に、図5に示すように、複数のチャネル領域CHのうち、一部のチャネル領域CHにドナーとなる不純物イオンを注入することで、チャネル領域CHの不純物濃度を調整する。本実施の形態1の製造方法では、ドナーとなる不純物イオンの例として、ヒ素イオンを注入する。ここでは、前工程でアクセプタとなる不純物イオンを注入した一部のチャネル領域CHに重畳して、本工程でドナーとなる不純物イオンを注入しても良い。また、前工程でアクセプタとなる不純物イオンを注入した一部のチャネル領域CH以外の、他の一部のチャネル領域CHに対して、本工程でドナーとなる不純物イオンを注入しても良い。両者とも、本工程のドナーとなる不純物イオンの注入によって、n型不純物濃度を増やす方向(または、p型不純物濃度を減らす方向)に、チャネル領域CHの不純物濃度を変調できる。このようにして、チャネル領域CHの不純物濃度を調整できる。
特に、本実施の形態1の製造方法では、前工程でアクセプタとなる不純物イオンを注入しなかった低閾値NMIS領域RNLaに対し、ドナーとなる不純物イオンを注入する。そのために、シリコン基板1の主面s1上のうち、低閾値NMIS領域RNLa以外を、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜4などで覆っておき、これをイオン注入マスクとして、低閾値NMIS領域RNLaのチャネル領域CHに、ドナーとなる不純物イオンを注入する。これにより、低閾値NMIS領域RNLaのチャネル領域CHのp型不純物濃度を低下させることができ、このチャネル領域CHを有するn型MISトランジスタの閾値電圧を低下させることができる。より高い濃度のドナー不純物イオンを注入することで、デプレッション型(ノーマリオン型)のn型MISトランジスタを形成することも可能である。以上のようにして、本実施の形態1の製造方法によって、チャネル領域CHの不純物濃度を種々の値に調整することができ、これにより、様々な閾値電圧を有するMISトランジスタを形成することができる。結果として、MISトランジスタを有する半導体装置を、より高性能化することができる。
結果的に、本実施の形態1の製造方法においては、各チャネル領域の不純物濃度を以下のように調整したことになる。低閾値NMIS領域RNLaのチャネル領域CHよりも、標準閾値NMIS領域RNLbおよび高耐圧NMIS領域RNHのチャネル領域CHの方が、p型不純物濃度が高い。標準閾値NMIS領域RNLbのチャネル領域CHと高耐圧NMIS領域RNHのチャネル領域CHとのp型不純物濃度は、同程度であっても良く、前者よりも後者の方が高くても良い。また、低耐圧PMIS領域RPLのチャネル領域CHよりも、高耐圧PMIS領域RPHのチャネル領域CHの方が、n型不純物濃度が高い。本実施の形態1では、このような不純物濃度の関係となるように、上記図4、図5のイオン注入工程で、各チャネル領域CHの不純物濃度を調整する。
また、例えば、低閾値NMIS領域RNLaのようなチャネル領域CHを形成する必要がない場合や、当該チャネル領域CHの不純物濃度を、素子用pウェルpwの不純物濃度の初期設定、および、上記図4のアクセプタ不純物イオンの注入工程のみで調整する場合などには、上記図5のドナー不純物イオンの注入に関する工程は省略しても良い。
また、一般的に、イオン注入の際には、不純物となるイオンを高エネルギーに加速して注入するため、イオンの衝突に曝された表面には欠陥などのダメージが生じる。従って、イオン注入を施す際には、その表面に生じるダメージを回避するための透過膜を形成することが有用である。ここで、上記図2を用いて説明したように、本実施の形態1の製造方法では、チャネル領域CHへのイオン注入を施す前に、ゲート絶縁膜GIを形成する。このゲート絶縁膜GIの品質(特に、膜厚の均一性や膜質)は、MISトランジスタの電気特性に直接影響する。従って、ゲート絶縁膜GIを直接イオンの衝突に曝すのではなく、本実施の形態1の製造方法のように、ゲート絶縁膜GIの上層に第1多結晶シリコン膜E1aを形成する。これにより、炉体内で熱処理を施したゲート絶縁膜GIの品質を損ねることなく、チャネル領域CHに不純物イオンを注入できる。そして、このような理由から、ゲート絶縁膜GIを高品質化するための炉体内での熱処理を施した後の工程で、チャネル領域CHの不純物濃度の調整を実現できるのである。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
更に、イオン注入の透過膜として、後にゲート電極の一部として用いる第1多結晶シリコン膜E1aを適用している。これにより、製造工程を簡略化できる。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
また、本実施の形態1の製造方法では、以上の工程の後、次の工程に移る前に、弗化水素(フッ酸、HF)を含む溶液で、第1多結晶シリコン膜E1aの表面を洗浄する工程を施すことが、より好ましい。その理由を以下で説明する。
一般的に、イオン注入の透過膜として用いた膜の表面には、欠陥などのダメージとともに、自然酸化膜が形成される。即ち、イオン注入工程を経た後の第1多結晶シリコン膜E1aの表面には、ダメージを含んだ自然酸化膜(酸化シリコン膜)が形成される。そして、弗化水素を含む溶液は、酸化シリコン膜をエッチングする機能を有する。従って、イオン注入を施した後のシリコン基板1を弗化水素水溶液に浸して洗浄することで、第1多結晶シリコン膜E1aの表面に生じたダメージ層を、自然酸化膜とともに除去できる。
後に詳細を説明するように、第1多結晶シリコン膜E1aは、MISトランジスタのゲート電極の一部として用いる。従って、ダメージ層および自然酸化膜層を有した第1多結晶シリコン膜E1aをそのまま用いることで膜質は不均質となり、結果的には、例えば、MISトランジスタの閾値電圧が不均一になる(ばらつきが大きくなる)原因となる。これに対し、本実施の形態1の製造方法のように、イオン注入の透過膜として用いた第1多結晶シリコン膜E1aの表面を、弗化水素を含む溶液で洗浄することで、ダメージ層および自然酸化膜層を除去できる。従って、MISトランジスタの閾値電圧の均一性を向上(ばらつきを低減)できる。更に、この工程は、弗化水素を含む溶液にシリコン基板1を浸すことにより施されるので、バッチ式での処理が可能である。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
一例として、本実施の形態1の製造方法では、第1多結晶シリコン膜E1aの弗化水素溶液による洗浄は、99%程度の弗化水素溶液を用い、数秒程度(1〜10秒程度)施す。
次に、図6に示すように、シリコン基板1の主面s1に形成した第1多結晶シリコン膜E1aを覆うようにして、第2多結晶シリコン膜(第2シリコン膜)E2aを形成する。第2多結晶シリコン膜E2aは、多結晶シリコンを主体とする半導体膜であり、例えばCVD法などにより形成する。上記図3〜図5を用いて説明したように、第1多結晶シリコン膜E1aは、チャネル領域CHへのイオン注入における透過膜として用いるため、当該イオン注入工程の特性によって要求される膜厚に設定され、所望のゲート電極の厚さよりも薄い。従って、本実施の形態1の製造方法では、第1多結晶シリコン膜E1a上に第2多結晶シリコン膜E2aを積み増すことで、所望のゲート電極の厚さを補完する。従って、上記図4、図5のイオン注入工程は、少なくとも、本工程で第2多結晶シリコン膜E2aを形成する前に施す必要がある。なぜなら、第2多結晶シリコン膜E2を形成した後では、透過させる膜が厚すぎて、チャネル領域CHに不純物イオンを注入することが困難となるからである。
一例として、本実施の形態1の製造方法では、第2多結晶シリコン膜E2aを、厚さ160nm〜290nmとなるようにして形成する。また、第1多結晶シリコン膜E1aと第2多結晶シリコン膜E2aとを合わせた厚さでは、200〜300nmとなるように第2多結晶シリコン膜E2aを形成する。
次に、図7に示すように、第2多結晶シリコン膜E2aを覆うにして、保護膜t1を形成する。保護膜t1は、例えば、酸化シリコンを主体とする絶縁膜であり、CVD法などによって形成する。その後、PMIS領域RPの保護膜t1を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜5を形成する。続いて、保護膜t1を透過させるようにして、第1および第2多結晶シリコン膜E1a,E2a(以下、単に多結晶シリコン膜E1a,E2a)に対し、ドナーとなる不純物イオンを注入する。この工程では、フォトレジスト膜5がイオン注入マスクとなり、NMIS領域RNの多結晶シリコン膜E1a,E2aに、ドナーとなる不純物イオンが注入される。
次に、図8に示すように、NMIS領域RNの保護膜t1を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜6を形成する。続いて、保護膜t1を透過させるようにして、多結晶シリコン膜E1a,E2aに対し、アクセプタとなる不純物イオンを注入する。この工程では、フォトレジスト膜6がイオン注入マスクとなり、PMIS領域RPの多結晶シリコン膜E1a,E2aに、アクセプタとなる不純物イオンが注入される。その後、保護膜t1を除去する。
ここで、多結晶シリコン膜E1a,E2aに対しての、上記のようなイオン注入が目的であれば、保護膜t1を形成せずに直接イオン注入を施しても良い。一方、以下で説明する理由から、本実施の形態1の製造方法のように保護膜t1を透過膜として、多結晶シリコン膜E1a,E2aにイオン注入を施す方が、より好ましい。後に詳細を説明するように、多結晶シリコン膜E1a,E2aは、MISトランジスタのゲート電極となるものである。そこで、保護膜t1を透過膜としてイオン注入を施し、そのイオン中によって表面に生じた欠陥などのダメージを保護膜t1ごと除去することで、多結晶シリコン膜E1a,E2aにはダメージを生じさせずに、目的のイオン注入を施すことができる。この観点から、本実施の形態1の製造方法ように、保護膜t1を透過膜として多結晶シリコン膜E1a,E2aにイオン注入を施すことで、より高品質なゲート電極を形成できる。結果として、MISトランジスタを有する半導体装置を、より高性能化することができる。
また、多結晶シリコン膜E1a,E2aに注入した不純物イオンは、熱処理を施すことで膜中に拡散し、同時に活性化する。ここでは、NMIS領域RNおよびPMIS領域RPの両領域の多結晶シリコン膜E1a,E2aにイオン注入を施した後、同時に熱処理を施しても良い。一方、本実施の形態1の製造方法においては、以下のような条件の下で熱処理を施す方が、より好ましい。以下で詳細に説明する。
本実施の形態1の製造方法では、ドナーとなる種々の不純物イオン、および、アクセプタとなる種々の不純物イオンのうち、上記図7の工程で注入するドナーとなる不純物イオンの原子量の方が、上記図8の工程で注入するアクセプタとなる不純物イオンの原子量よりも大きくなるような不純物イオン種を選択する。ここでの不純物イオンの原子量とは、多結晶シリコン膜E1a,E2a中に注入した後、活性化されてキャリアを供給する不純物原子の原子量を言う。例えば、注入する不純物イオンが二弗化ホウ素である場合、多結晶シリコン膜E1a,E2a中でキャリアを供給する不純物原子はホウ素である。従って、上記の不純物イオンの原子量とは、二弗化ホウ素の分子量ではなく、ホウ素の原子量を比較する。本実施の形態1の製造方法では、一例として、上記図7の工程で注入するドナーとなる不純物イオン種をリンとし、上記図8の工程で注入するアクセプタとなる不純物イオン種をホウ素とする。また、これらの不純物イオンを透過させる保護膜t1としては、厚さ10nm〜30nm程度となるように形成する。
上記のような注入イオン種の条件の下、本実施の形態1の製造方法では、上記図8のホウ素イオンの注入工程よりも先に、上記図7のリンイオンの注入工程を施す。そして、上記図7のリンイオンの注入工程を施した後、所望の熱処理を施すことで、NMIS領域RNの多結晶シリコン膜E1a,E2a中のリンを拡散させ、同時に活性化する。その後、上記図8のホウ素イオンの注入を施した後に、所望の熱処理を施すことで、PMIS領域RPの多結晶シリコン膜E1a,E2a中のリンを拡散させ、同時に活性化する。
以上のように、リンの拡散のための熱処理工程と、ホウ素の拡散のための熱処理工程とを別工程とすることで、以下のような効果をもたらす。上記のように、本実施の形態1の製造方法では、ドナーとなる不純物イオンと、アクセプタとなる不純物イオンとを、多結晶シリコン膜E1a,E2a中に注入する。これらの不純物イオンは、極性が異なるから、同一のイオン種とすることはできない。従って、選択する不純物イオン種は、必然的に原子量の違うものとなる。原子量の異なる不純物イオン種は拡散係数が異なるため、多結晶シリコン膜E1a,E2a中にイオン注入した後の拡散のための熱処理においても、温度および時間の条件が異なる。定性的には、同一材料中での拡散を比較した場合、原子量の大きい原子ほど拡散係数は低く、高温または長時間の熱処理が必要となる。
例えば、ホウ素イオンを注入した後に、リンとホウ素とを同時に拡散させるための熱処理を施す場合、より拡散係数の低いリンに合わせて熱処理条件を設定する必要がある。これは、ホウ素を拡散させるために必要な熱処理条件と比較して温度が高い(または時間が長い)。従って、ホウ素とリンとを同一の熱処理工程で拡散させた場合、PMIS領域RPの多結晶シリコン膜E1a,E2a中で、ホウ素の異常拡散が起こり得る。アクセプタ不純物の異常拡散は、ゲート電極の特性の劣化をもたらし得る。
そこで、本実施の形態1の製造方法では、上記のように、NMIS領域RNの多結晶シリコン膜E1a,E2aに対して、比較して原子量の大きいリンイオンを先に注入する。そして、PMIS領域RPの多結晶シリコン膜E1a,E2aに対して、比較して原子量の小さいホウ素イオンを注入する前に、NMIS領域RNのリンを拡散させるための熱処理を施す。これにより、電気特性の安定したゲート電極を形成できる。結果として、MISトランジスタを有する半導体装置を、より高性能化することができる。
また、PMIS領域RPの多結晶シリコン膜E1a,E2aにホウ素イオンを注入した後、ホウ素イオンを拡散させるための所望の熱処理を施しても良いが、当該熱処理を施さなくても良い。なぜなら、ホウ素は拡散係数が低く、後の種々の工程における熱処理によって、十分拡散され得るからである。製造工程を簡略化できるという観点から、本実施の形態1の製造方法において、上記図8の工程で注入したホウ素イオンを拡散させるための、所定の熱処理は他の熱処理工程と共用させる方がより好ましい。結果として、MISトランジスタを有する半導体装置の生産性をより向上できる。
次に、図9に示すように、多結晶シリコン膜E1a,E2aを覆うようにして金属シリサイド膜wsを形成する。本実施の形態1の製造方法では、金属シリサイド膜wsとして、例えばタングステンシリサイド(WSi)を主体とする導体膜を、CVD法またはスパッタリング法などにより形成する。その後、金属シリサイド膜wsの上部に、酸化シリコンを主体とする絶縁膜であるマスク酸化膜7を形成する。マスク酸化膜7は、例えばCVD法などによって、膜厚80nm〜150nm程度となるように形成する。その後、フォトリソグラフィ法や異方性エッチング法などによってマスク酸化膜7をパターニングする。マスク酸化膜7は、下部の多結晶シリコン膜E1a,E2aおよび金属シリサイド膜wsのうち、後にゲート電極として残す部分のみを覆い、他の領域の金属シリサイド膜wsが露出するような形状にパターニングする。
次に、図10に示すように、マスク酸化膜7をエッチングマスクとして、金属シリサイド膜ws、第2多結晶シリコン膜E2a、第1多結晶シリコン膜E1a、および、ゲート絶縁膜GIに対して、順次異方性エッチングを施し、マスク酸化膜7に覆われていない部分の上記各層を除去する。その後、マスク酸化膜7を除去する。以上の工程のようにして、シリコン基板1の主面s1上に、MISトランジスタのゲート構造を形成する。
特に、本工程では、第1および第2多結晶シリコン膜E1a,E2aを加工することで、NMIS領域RNにn型ゲート電極(第1ゲート電極)GEnを形成し、PMIS領域RPにp型ゲート電極(第2ゲート電極)GEpを形成した。上記図7、図8を用いて説明した工程では、第1多結晶シリコン膜E1aおよび第2多結晶シリコン膜E2aのうち、NMIS領域RNではドナーとなる不純物を注入し、PMIS領域RPではアクセプタとなる不純物を注入していた。従って、上記の工程で加工した、NMIS領域RNのn型ゲート電極GEnはドナー不純物を含むn型導電型であり、PMIS領域RPのp型ゲート電極GEpはアクセプタ不純物を含むp型導電型である。このように、本実施の形態1の製造方法では、同一シリコン基板1上において、異なる極性のゲート電極GEn,GEpを形成できる。これにより、デュアルゲート構造のMISトランジスタを有する半導体装置を製造できる。結果として、MISトランジスタを有する半導体装置を、より高性能化することができる。
次に、図11に示すように、NMIS領域RNのシリコン基板1の主面s1のうち、n型ゲート電極GEnの側方下部の領域に、n型エクステンション領域enを形成する。また、PMIS領域RPのシリコン基板1の主面s1のうち、p型ゲート電極GEpの側方下部の領域に、p型エクステンション領域epを形成する。n型エクステンション領域enはn型の半導体領域であり、ドナーとなる不純物イオンを注入することで形成する。p型エクステンション領域epはp型の半導体領域であり、アクセプタとなる不純物イオンを注入することで形成する。このようにして両エクステンション領域en,epを形成することで、各エクステンション領域en,epは、同じ領域内の各チャネル領域CHと隣り合うようにして形成される。
n型エクステンション領域enとp型エクステンション領域epとは、どちらを先に形成しても良い。このとき、例えば、NMIS領域RNにおいて、n型エクステンション領域enを形成するためのイオン注入を施している間は、PMIS領域RPのシリコン基板1の主面s1は、フォトレジスト膜などで覆い、これをイオン注入マスクとする(図示しない)。逆も同様である。また、NMIS領域RNに複数形成するn型エクステンション領域enは、深さ、不純物濃度などの特性が同様であれば、同一のイオン注入工程によって、不純物イオンを注入しても良い。領域によって異なる特性のn型エクステンション領域enを形成する場合は、上記と同様に、フォトレジスト膜などのイオン注入マスクを用いて作り分ける。PMIS領域RPに形成するp型エクステンション領域に関しても同様である。
次に、図12に示すように、両ゲート電極GEn,GEpの側壁を覆うようにして、酸化シリコンを主体とする絶縁膜であるサイドウォールスペーサspを形成する。これには、まず、上記の構成を埋め込むように、シリコン基板1の主面s1全面を覆うようにして、例えばCVD法などによって、酸化シリコン膜を形成する。その後、全面に対して異方性エッチングを施す(エッチバックする)ことで、酸化シリコン膜を除去する。このとき、凸部であるゲート電極GEn,GEpにおいては側壁に酸化シリコン膜が残り、これをサイドウォールスペーサspとする。
その後、NMIS領域RNのシリコン基板1の主面s1のうち、n型ゲート電極GEnの側方を覆うサイドウォールスペーサspの側方下部の領域に、n型ソース/ドレイン領域sdnを形成する。また、PMIS領域RPのシリコン基板1の主面s1のうち、p型ゲート電極GEpの側方を覆うサイドウォールスペーサspの側方下部の領域に、p型ソース/ドレイン領域sdpを形成する。n型ソース/ドレイン領域sdnはn型の半導体領域であり、ドナーとなる不純物イオンを注入することで形成する。p型ソース/ドレイン領域sdpはp型の半導体領域であり、アクセプタとなる不純物イオンを注入することで形成する。このようにして両ソース/ドレイン領域sdn,sdpを形成することで、各ソース/ドレイン領域sdn,sdpは、同じ領域内の各エクステンション領域en,epと電気的に接続するようにして隣接して形成される。
ここで、隣接するエクステンション領域en,epとソース/ドレイン領域sdn,sdpとを比較した場合、エクステンション領域en,epの不純物濃度の方が、ソース/ドレイン領域sdn,sdpの不純物濃度よりも低くなるようにして形成する。
以上のような本実施の形態1の製造方法によって、同一のシリコン基板1の主面s1上のうち、NMIS領域RNにはn型ゲート電極GEnを有するn型MISトランジスタQnを形成し、PMIS領域RPにはp型ゲート電極GEpを有するp型MISトランジスタQpを形成した。即ち、本実施の形態1の製造方法によって、デュアルゲート構造のMISトランジスタを有する半導体装置を製造することができる。
更に、本実施の形態1の製造方法によって、種々の不純物濃度のチャネル領域CHを有するMISトランジスタを形成した。これにより、種々の閾値電圧を有するMISトランジスタを形成することができる。特に、NMIS領域RNにおいては、閾値電圧が低い順に、低閾値NMIS領域RNLaに低閾値n型MISトランジスタQnL、標準閾値NMIS領域RNLbに標準閾値n型MISトランジスタQnM、高耐圧NMIS領域RNHに高耐圧n型MISトランジスタQnHを形成した。また、PMIS領域RPにおいては、閾値電圧が低い順に、低耐圧PMIS領域RPLに低閾値p型MISトランジスタQpL、高耐圧PMIS領域RPHに高耐圧p型MISトランジスタQpHを形成した。このように、本実施の形態1の製造方法によって、種々の閾値電圧を有するMISトランジスタを備えた半導体装置を製造することができる。
そして、本実施の形態1の製造方法によれば、チャネル領域CHに注入した不純物を拡散させることなく、ゲート絶縁膜GIに対して、炉体内での熱処理を施すことができる。即ち、拡散係数の大きい不純物原子に対してのバリア性が高いという点で、高品質なゲート絶縁膜GIを形成する際に必要な熱処理においても、生産性の高いバッチ式での処理が可能である。これにより、生産性の高い製造方法を継承しつつも、デュアルゲート構造を有し、かつ、種々の閾値電圧のMISトランジスタを有する半導体装置を製造できる。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
(実施の形態2)
本実施の形態2では、上記実施の形態1の製造方法において、上記図3の工程に関し、第1多結晶シリコン膜E1aを意図的に厚く形成するような半導体装置の製造方法を説明する。以下で特に説明する工程以外は、上記実施の形態1と同様の製造方法を施すこととし、その仕様や効果も同様であるとして、ここでの重複した説明は省略する。
本実施の形態2においても、上記実施の形態1において上記図1を用いた説明と同様の、p型のシリコン基板1の主面s1側に、nウェルDNW、分離部2、素子用pウェルpw、および、素子用nウェルnwを形成する。
続く工程として、本実施の形態2の製造方法では、図13に示すように、シリコン基板1の主面s1の一部に対し、ドナーとなる不純物イオンを注入する。より具体的には以下のようにする。まず、シリコン基板1の主面s1を覆うようにして、10nm〜40nm程度の厚さの酸化シリコン膜からなる保護酸化膜t2を形成する。その後、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜8を形成する。フォトレジスト膜8は、シリコン基板1上の低閾値NMIS領域RNLaが開口するような形状にパターニングする。そして、フォトレジスト膜8をイオン注入マスクとし、保護酸化膜t2を透過させるようにして、ドナーとなる不純物イオンを注入する。このようにして、シリコン基板1の主面s1の一部として、フォトレジスト膜8に覆われていない低閾値NMIS領域RNLaに対し、ドナーとなる不純物イオンを注入する。
本工程では、ベースとなっている素子用pウェルpwがp型の半導体領域であるから、ドナーとなる不純物イオンの注入によって、p型不純物濃度が低下する。そして、このようなイオン注入を施した領域は、低閾値NMIS領域RNLaにおけるチャネル領域CHである。なぜなら、当該イオン注入を施したシリコン基板1の一部(低閾値NMIS領域RNLa)を含む主面s1には、後の工程でゲート絶縁膜を形成するからであり、上記実施の形態1と同様、シリコン基板1の主面s1のうち、ゲート絶縁膜直下の領域をチャネル領域CHと称している。従って、本工程では、低閾値NMIS領域RNLaのチャネル領域CHに対してドナー不純物イオンを注入することで、当該チャネル領域CHの不純物濃度を調整したことになる。そして、後の工程により低閾値NMIS領域RNLaに形成するn型MISトランジスタは、当該ドナー不純物イオンの注入を施さないNMIS領域RNに形成する他のn型MISトランジスタに比べ、低い閾値電圧を有するn型MISトランジスタとなる。なぜなら、低閾値NMIS領域RNLaのチャネル領域CHは、上記のように、p型不純物濃度を低下させているからである。
上記のように、本実施の形態2の製造方法では、ドナー不純物となるイオン注入工程を、ゲート絶縁膜の形成よりも先に行う。その理由や効果に関しては、後に詳細を説明する。また、例えば、低閾値NMIS領域RNLaのようなチャネル領域CHを形成する必要がない場合や、当該チャネル領域CHの不純物濃度を、素子用pウェルpwの不純物濃度の初期設定、および、後のアクセプタ不純物イオンの注入工程のみで調整する場合などには、ここでのドナー不純物イオンの注入に関する一連の工程は省略しても良い。
次に、図14に示すように、上記実施の形態1において上記図2を用いた説明と同様の低耐圧用ゲート絶縁膜GILおよび高耐圧用ゲート絶縁膜GIHを、シリコン基板1の主面s1上に、ゲート絶縁膜GIとして形成する。ここで、本実施の形態2の製造方法においても、上記実施の形態1の製造方法と同様に、ゲート絶縁膜GIを形成する際には、シリコン基板1上に熱酸化による酸化シリコン膜を形成した後、炉体内において、一酸化二窒素雰囲気中での熱処理を施す。このような熱処理によってもたらされる効果に関しても、上記実施の形態1の製造方法と同様である。
ここで、本実施の形態2の製造方法では、ゲート絶縁膜GIに上記の一酸化二窒素雰囲気中での熱処理工程よりも先に、低閾値NMIS領域RNLaのチャネル領域CHに、ドナーとなる不純物イオンを注入している。そこで、上記図13のイオン注入工程では、ドナーとなる不純物イオンとして、ヒ素を含むイオンを注入することで、低閾値NMIS領域RNLaのチャネル領域CHの不純物濃度を調整する方が、より好ましい。以下でその理由を説明する。
本発明者らの検証により、ドナーとして注入する不純物イオンがヒ素であれば、ゲート絶縁膜GIに対して所望の熱処理を施す間に、問題となる拡散を起こさないことが分かっている。ヒ素は、例えばリンなどの他のドナー不純物イオンと比較して原子量が大きく、拡散係数が小さい。従って、上記図14の工程における、炉体内での一酸化二窒素雰囲気中での熱処理を施しても、低閾値NMIS領域RNLaのチャネル領域CHに注入したヒ素イオンは、チャネル領域CHを問題となる程変調してしまうような拡散を起こさない。これにより、チャネル領域CHに対する不純物濃度の調整を、より高精度に施すことが出来る。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。以上が、本実施の形態2の上記図13の工程において、低閾値NMIS領域RNLaのチャネル領域CHに注入するドナーとなる不純物イオンを、ヒ素を含むイオンとする方がより好ましい理由である。
次に、図15に示すように、上記実施の形態1において、上記図3を用いて説明した第1多結晶シリコン膜E1aの形成方法と同様の方法で、シリコン基板1の主面s1上に形成したゲート絶縁膜GIを覆うようにして、第1多結晶シリコン膜(第1シリコン膜)E1bを形成する。ここで、本実施の形態2の製造方法の第1多結晶シリコン膜E1bは、上記実施の形態1の製造方法の第1多結晶シリコン膜E1aと比較して、意図的に膜厚を厚くするようにして形成する。即ち、本実施の形態2の製造方法では、第1多結晶シリコン膜E1bを、70nm〜120nmの厚さとなるようにして形成する。上記実施の形態1において上記図3〜図5を用いて説明したように、第1多結晶シリコン膜E1aは、後のイオン注入の透過膜となるため、その厚さは、注入するイオン種や装置の仕様などによって設定される。上記実施の形態1では、第1多結晶シリコン膜E1aの厚さを10nm〜40nmとなるように形成した。これに対し、本実施の形態2では、第1多結晶シリコン膜E1bを上記の膜厚のように意図的に厚く形成する。本実施の形態2の製造方法において、第1多結晶シリコン膜E1bを意図的に厚く形成する理由や効果に関しては、後に詳細を説明する。
続く工程では、図16に示すように、ゲート絶縁膜GI直下のシリコン基板1であるチャネル領域CHの一部に、アクセプタとなる不純物イオンを注入することで、当該チャネル領域の不純物濃度を調整する。ここでは、前工程までに形成している第1多結晶シリコン膜E1bおよびゲート絶縁膜GIを透過させるようにして、アクセプタとなる不純物イオンを注入する。本実施の形態2の製造方法では、このようなアクセプタ不純物イオンの注入を施すチャネル領域CHの一部を、シリコン基板1のうち、上記図13の工程でドナー不純物イオンを注入した低閾値NMIS領域RNLa以外の領域とする。この点は、上記実施の形態1と同様であり、その効果なども同様である。より具体的には、本工程において、不純物イオンを注入しない領域(例えば低閾値NMIS領域RNLaなど)には、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜9を形成する。そして、このフォトレジスト膜9をイオン注入マスクとして、他の領域にイオン注入を施す。
ここで、本実施の形態2の製造方法では、上記図15の工程において、第1多結晶シリコン膜E1bの膜厚を70nm〜120nmとして形成している。これは、前述のように、上記実施の形態1の第1多結晶シリコン膜E1a(例えば上記図3など)と比較して、意図的に厚く形成している。第1多結晶シリコン膜E1bは、本工程におけるチャネル領域CHへのイオン注入工程の際の透過膜となる。従って、注入するイオン種や装置の仕様などによって、膜厚が設定される。この観点から、同一のイオン種を同一の深さまでイオン注入する場合で比較すると、透過膜が厚くなる程、高いエネルギーでイオン注入を加速する必要がある。特に、ドナーとなる不純物イオンとしてよく用いられるヒ素やリンは、原子の状態であっても、アクセプタとなる不純物イオンとしてよく用いられるホウ素と比較して、原子量が大きい。従って、意図的に厚く形成した第1多結晶シリコン膜E1bに対し、このような重いドナー不純物イオンを透過させるためには、軽いアクセプタ不純物イオンを透過させるよりも、より高いエネルギーでの加速が必要となる。これは、イオン注入装置への負荷が高くなることを意味する。
これに対し、本実施の形態2の製造方法では、上記図13で説明したように、比較して重いドナー不純物イオンの注入を、第1多結晶シリコン膜E1bを形成するよりも前の工程で施している。この工程の時点では、ドナーとなる不純物イオンを透過させる膜は10nm〜40nm程度の厚さの保護酸化膜t2のみである。従って、上記のように70nm〜120nm程度の厚さの第1多結晶シリコン膜E1bを透過させる場合と比較して、より低いエネルギーでドナー不純物イオンを加速しても、低閾値NMIS領域RNLaのチャネル領域CHの不純物濃度を調整できる。これにより、イオン注入装置への負荷を軽減でき、半導体装置の生産性をより向上できる。
また、上記の効果をもたらすためには、低閾値NMIS領域RNLaのチャネル領域CHへのドナー不純物イオンの注入工程は、第1多結晶シリコン膜E1bを形成する前であれば良い。そして、更に、当該チャネル領域CHへのドナー不純物イオンの注入工程は、ゲート絶縁膜GIを形成するよりも前に施すことがより好ましい。なぜなら、例えば、ゲート絶縁膜GI形成後、第1多結晶シリコン膜E1b形成前に、ゲート絶縁膜GIを透過膜としてイオン注入を施すと、加速イオンの衝突によりゲート絶縁膜GIの表面にダメージが形成されてしまう。また、それを保護するために、第1多結晶シリコン膜E1bとは異なる保護透過膜を形成しても良いが、製造工程が増加してしまう。これに対し、本実施の形態2の製造方法のように、ゲート絶縁膜GIを形成する前にドナー不純物イオンを注入することで、ゲート絶縁膜GIにダメージを生じさせることなく、また、生産性を低下させることなく、重いドナー不純物イオンを注入できる。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
また、同様の理由から、上記図16の工程では、第1多結晶シリコン膜E1bを透過させて注入する、アクセプタとなる不純物イオンとして、ホウ素の単原子イオンを注入することで、チャネル領域CHの不純物濃度を調整する方が、より好ましい。アクセプタとなる不純物イオンとしては、同じホウ素を含むイオンでも、例えば、上記実施の形態1で注入した二弗化ホウ素イオンなどがある。これに対し、本実施の形態2では、より原子量の小さい、ホウ素の単原子イオンを用いる。これにより、意図的に厚く形成した本実施の形態2の第1多結晶シリコン膜E1bに対し、アクセプタ不純物イオンを透過させるための加速エネルギーを低減できる。従って、イオン注入装置の負荷を軽減しつつ、チャネル領域CHの不純物濃度の調整を施した半導体装置を製造できる。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
なお、本工程において、第1多結晶シリコン膜E1bの厚さは120nm程度までであれば、イオン注入装置に問題となる負荷をかけることなく、第1多結晶シリコン膜E1bおよびゲート絶縁膜GIを透過させて、ホウ素の単原子イオンをチャネル領域CHに注入できる。
以上は、第1多結晶シリコン膜E1bを意図的に厚く形成することによって生じる、工程上の課題を回避するための方法である。本実施の形態2の製造方法で、このように意図的に第1多結晶シリコン膜E1bを厚く形成するのは、結果として、これにより製造した半導体装置に効果をもたらすからであり、その詳細は後に説明する。
続く工程では、上記実施の形態1において上記図6を用いた説明と同様に、所望のゲート電極の膜厚とするための、多結晶シリコン膜の積み増しを施すことになる(詳細は、下記図7を用いて後に説明する)。一方、上記実施の形態1において上記図5を用いて説明したように、本実施の形態2の製造方法においても、第1多結晶シリコン膜E1bの表面を、弗化水素を含む溶液によって洗浄する。その効果は、上記実施の形態1の説明と同様であり、イオン注入の透過膜として用いた第1多結晶シリコン膜E1bのダメージを除去し、結果として、MISトランジスタの閾値電圧の均一性をより向上(ばらつきをより低減)できる。
ここで、弗化水素溶液中の弗化水素は、多結晶シリコンなどに侵入し易いことがわかっている。そして、同弗化水素は、酸化シリコンに対してはエッチャントとなる。従って、例えば上記実施の形態1などにおいて、弗化水素溶液による洗浄では、弗化水素は第1多結晶シリコン膜E1aに侵入し、下層の酸化シリコン膜であるゲート絶縁膜GI上に達してダメージを与えることが懸念される。このようにゲート絶縁膜GIにダメージが与えられると、ゲート絶縁膜GIの絶縁耐性が劣化する。これは、結果として、MISトランジスタの故障寿命を低下させる原因となる。
この観点から、本実施の形態2の製造方法のように、弗化水素溶液による洗浄の対象となる第1多結晶シリコン膜E1bを意図的に厚く形成する方が、より好ましい。なぜなら、弗化水素溶液による洗浄の対象となる第1多結晶シリコン膜E1bが厚いほど、弗化水素が下層のゲート絶縁膜GIに到達し難くなるからである。このように、第1多結晶シリコン膜E1bを70nm〜120nmと意図的に厚く形成することで、ゲート絶縁膜GIの絶縁耐性を向上できる。これにより、MISトランジスタの故障寿命を向上できる。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
ただし、前述のように、第1多結晶シリコン膜E1bの厚さを70nm〜120nmとすることで、これを透過膜としたチャネル領域CHへのイオン注入には、より高いエネルギーでのイオンの加速が必要となる。これに対し、本実施の形態2の製造方法によれば、上記のようなイオン注入工程の入れ替えや、イオン種の選択によって、イオン注入装置に過剰な負荷をかけることなく(通常施される程度のエネルギーでの加速によって)チャネル領域CHの不純物濃度を調整できる。これにより、一酸化二窒素雰囲気中での熱処理により、ゲート絶縁膜GIを高品質化する工程を炉体内で行い、かつ、当該熱処理工程中にチャネル領域CHの不純物が拡散し難い方法により、半導体装置を製造できる。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
また、本発明者らの検証によれば、上記実施の形態1の製造方法のように第1多結晶シリコン膜E1aを10nm〜40nm程度の厚さで形成した場合、上記の弗化水素溶液による洗浄は数秒程度(1〜10秒程度)が適している。なぜなら、この時間内に弗化水素溶液による洗浄を留めることで、第1多結晶シリコン膜E1a中への侵入によるゲート絶縁膜GIへのダメージを、問題とならない程度に抑えることができるからである。即ち、上記実施の形態1の第1多結晶シリコン膜E1aの場合、数秒程度の弗化水素溶液による洗浄とすることで、ゲート絶縁膜GIの絶縁耐性を維持できる。
これに対し、本実施の形態2の製造方法のように、第1多結晶シリコン膜E1bを70nm〜120nm程度の厚さで形成した場合、より積極的に、弗化水素溶液による洗浄を施すことができる。
本実施の形態2の製造方法では、70nm〜120nm程度の厚さの第1多結晶シリコン膜E1bに対して、30秒〜60秒の間、弗化水素を含む溶液で洗浄することが、より好ましい。なぜなら、上記のように比較して長い時間、弗化水素溶液による洗浄を施すことで、第1多結晶シリコン膜E1bの表面に形成された酸化シリコン層やダメージ層は、より良好に除去できるからである。これにより、前述のように、第1多結晶シリコン膜E1bをゲート電極の一部として用いたMISトランジスタにおいて、閾値電圧の均一性をより向上(ばらつきをより低減)できる。
更に、70nm〜120nmの厚さの第1多結晶シリコン膜E1bであれば、30秒〜60秒の間、弗化水素溶液に浸漬しても、下層のゲート絶縁膜GIに問題となるダメージが生じない。従って、本実施の形態2の製造方法によれば、ゲート絶縁膜GIの絶縁耐性を維持しつつ、より良好に、第1多結晶シリコン膜E1bのダメージを除去できる。このように、本実施の形態2の製造方法により、故障寿命がより長く、閾値電圧の均一性がより良好なMISトランジスタを形成できる。結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
本発明者らは、本実施の形態2の製造方法のように、第1多結晶シリコン膜E1bを意図的に厚く形成した場合における、ゲート絶縁膜GIの絶縁耐性を検証している。例えば、弗化水素溶液による洗浄時間を60秒として、上記実施の形態1のように第1多結晶シリコン膜E1aを40nmとした場合と、本実施の形態2のように第1多結晶シリコン膜E1bを100nmとした場合とにおいて、下層のゲート絶縁膜GIの絶縁耐性の違いを検証した。特に、ゲート絶縁膜GIに一定電圧をかけ続けた場合においての、ゲート絶縁膜GIが絶縁破壊を起こすまでの時間であるTDDB(Time Dependence on Dielectric Breakdown)寿命を検証した。その結果、前者に比べ、後者のTDDB寿命は約10000倍に向上していた。
また、本発明者らは、本実施の形態2の製造方法のように、第1多結晶シリコン膜E1bの洗浄時間を60秒とした場合において、この第1多結晶シリコン膜E1bをゲート電極の一部として用いたMISトランジスタの、閾値電圧の均一性を検証している。例えば、第1多結晶シリコン膜E1bの厚さを100nmとして、これを透過膜として、チャネル領域CHへの所望のイオン注入を施す。その後、上記実施の形態1のように数秒程度の弗化水素溶液洗浄を施した場合と、本実施の形態2のように60秒程度の弗化水素溶液洗浄を施した場合とにおいて、形成したMISトランジスタの閾値電圧のばらつきを検証した。その結果、シリコン基板1上に形成した複数のMISトランジスタにおいて、その閾値電圧の分布は、前者のような洗浄を施した場合に比べ、後者のような洗浄を施した場合に、標準偏差が約10分の1程度に減少していた。
続く工程では、図17に示すように、シリコン基板1の主面s1に形成した第1多結晶シリコン膜E1bを覆うようにして、第2多結晶シリコン膜(第2シリコン膜)E2bを形成する。第2多結晶シリコン膜E2bは、多結晶シリコンを主体とする半導体膜であり、例えばCVD法などにより形成する。上記図15、図16を用いて説明したように、第1多結晶シリコン膜E1bは70nm〜120nmの膜厚で形成しており、この膜厚は、所望のゲート電極の厚さよりも薄い。従って、本実施の形態2の製造方法では、第1多結晶シリコン膜E1b上に第2多結晶シリコン膜E2bを積み増すことで、所望のゲート電極の厚さを補完する。従って、上記図13、図16のイオン注入工程は、少なくとも、本工程で第2多結晶シリコン膜E2bを形成する前に施す必要がある。なぜなら、第2多結晶シリコン膜E2を形成した後では、透過させる膜が厚すぎて、チャネル領域CHに不純物イオンを注入することが困難となるからである。
一例として、本実施の形態2の製造方法では、第2多結晶シリコン膜E2bを、厚さ80nm〜230nmとなるようにして形成する。また、第1多結晶シリコン膜E1bと第2多結晶シリコン膜E2bとをあわせた厚さでは、200〜300nmとなるように第2多結晶シリコン膜E2bを形成する。
次に、上記実施の形態1の上記図7の工程と同様の方法により、本実施の形態2の製造方法では、図18に示すように、NMIS領域RNの第1および第2多結晶シリコン膜E1b,E2bに対して、ドナーとなる不純物イオンを注入する。その後、上記実施の形態1の上記図8の工程と同様の方法により、本実施の形態2の製造方法では、図19に示すように、PMIS領域RPの第1および第2多結晶シリコン膜E1b,E2bに対して、アクセプタとなる不純物イオンを注入する。ここでは、保護膜t1を透過膜として用いる方法や、注入した不純物イオンを拡散させるための熱処理工程に関しても、上記実施の形態1の製造方法と同様である。
次に、上記実施の形態1の上記図9の工程と同様の方法により、本実施の形態2の製造方法では、図20に示すように、金属シリサイド膜wsおよびマスク酸化膜7を形成する。
次に、上記実施の形態1の上記図10〜図12の工程と同様の方法により、本実施の形態2の製造方法では、図21に示すように、n型ゲート電極GEn、p型ゲート電極GEp、n型エクステンション領域en、p型エクステンション領域ep、サイドウォールスペーサsp、n型ソース/ドレイン領域sdn、および、p型ソース/ドレイン領域sdpを形成する。そして、以上の工程により、同一のシリコン基板1上に、n型ゲート電極GEnなどを有するn型MISトランジスタQnと、p型ゲート電極GEpなどを有するp型MISトランジスタQpとを形成したことになる。
以上のように、上記実施の形態1,2の製造方法によれば、ゲート絶縁膜GIを高品質化するための熱処理を炉体内で施すことができる。即ち、デュアルゲート構造のMISトランジスタを備えた半導体装置において、p型ゲート電極GEpの形成時に懸念される、シリコン基板1への不純物の不慮の拡散を抑制し得るゲート絶縁膜GIを、高い生産性を維持しつつ形成できる。これに加え、上記実施の形態1,2の製造方法によれば、ゲート絶縁膜GIの高品質化に伴う熱処理に際して、チャネル領域CHの不純物が拡散し難い構成とすることができる。これは、チャネル領域CHの不純物濃度を、より正確に、所望の値に調整し得る構成であることを意味する。即ち、閾値電圧をより高精度に変調したMISトランジスタを有する半導体装置を形成できる。これらにより、結果として、生産性を損なうことなく、MISトランジスタを有する半導体装置をより高性能化することができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態1,2では、分離部2はLOCOS方式によって形成するとして、製造方法を説明した。一方、この分離部2は、上記図22などで説明したSTI構造の分離部2xと同様に形成しても良い。
また、例えば、上記実施の形態1,2では、金属シリサイド膜wsはタングステンシリサイドを主体とする導体膜であるとして、CVD法またはスパッタリング法などにより形成するとした。一方、この金属シリサイド膜wsは、上記図25のシリサイド層scxのように、コバルトシリサイドを主体とする導体膜であるとしても良い。また、その場合は、シリサイド化反応を利用して自己整合的に金属シリサイド膜wsを形成しても良い。即ち、上記図9または上記図20の工程では金属シリサイド膜wsを形成せず、上記図12または上記図21の工程で、ソース/ドレイン領域sdn,sdpを形成した後に金属シリサイド膜wsを形成する。この場合、ゲート電極GEn,GEpの上面に加え、ソース/ドレイン領域sdn,sdpの表面においても、金属シリサイド膜wsが形成されることになる。