JPH09199611A

JPH09199611A - デュアルゲート構造のｃｍｏｓ型半導体装置及びその製造方法

Info

Publication number: JPH09199611A
Application number: JP8021696A
Authority: JP
Inventors: Masanori Tsukamoto; 雅則塚本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-01-12
Filing date: 1996-01-12
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】チャネル領域全体の不純物濃度を或る程度高い
濃度に維持したまま、チャネル領域の表面領域の不純物
濃度を低下させることができる、デュアルゲート構造の
ＣＭＯＳ型半導体装置の製造方法を提供する。【解決手段】本発明の方法は、（イ）多結晶シリコン若
しくは非晶質シリコンから成る配線材料層をゲート酸化
膜上に堆積させた後、ＮチャネルＭＯＳ型半導体装置形
成予定領域１２の配線材料層を通してｎ型不純物をイオ
ン注入し、以て、ｐ型チャネル領域の表面領域に相当す
る半導体基板の領域にｎ型不純物層１７Ａを形成し、Ｐ
チャネルＭＯＳ型半導体装置形成予定領域の配線材料層
を通してｐ型不純物をイオン注入し、以て、ｎ型チャネ
ル領域の表面領域に相当する半導体基板の領域にｐ型不
純物層１７Ｂを形成する工程と、（ロ）配線材料層をパ
ターニングしてゲート電極１８Ａ，１８Ｂを形成する工
程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネル領域の構
造に特徴を有するデュアルゲート構造のＣＭＯＳ型半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＮチャネルＭＯＳ型半導体装置とＰチャ
ネルＭＯＳ型半導体装置の両者で構成されるＣＭＯＳ型
半導体装置は、低消費電力、高速動作といった特徴を有
するため、メモリ回路やロジック回路をはじめ、多くの
ＬＳＩ構成デバイスとして広く用いられている。また、
高集積化と共に、半導体装置のゲート長の微細化も行な
われ、現在では、ゲート長０．１μｍ以下のＭＯＳ型半
導体装置の室温での動作も確認されている。

【０００３】ところで、従来、ＰチャネルＭＯＳ型半導
体装置のゲート電極は、半導体装置の製造プロセスの簡
略化、埋め込みチャネル型であるが故の高性能などの理
由から、ＮチャネルＭＯＳ型半導体装置と同じく、ｎ型
不純物がドープされた多結晶シリコン層あるいは非晶質
シリコン層から成るゲート電極、若しくは、ｎ型不純物
がドープされた多結晶シリコン層あるいは非晶質シリコ
ン層と金属層又は金属化合物の２層構造のゲート電極か
ら成る。尚、このような形態のゲート電極を、以下、ｎ
⁺型ゲート電極と呼ぶ。然るに、ディープサブミクロン
世代以後の半導体装置においては、埋め込みチャネル型
では、短チャネル効果の抑制が困難であるために、表面
チャネル型となるｐ⁺型ゲート電極とすることが有効で
あることが知られている（例えば、特開平６−３１０６
６６号公報参照）。尚、ここで、ｐ⁺型ゲート電極と
は、ｐ型不純物がドープされた多結晶シリコン層あるい
は非晶質シリコン層から成るゲート電極、若しくは、ｐ
型不純物がドープされた多結晶シリコン層あるいは非晶
質シリコン層と金属層又は金属化合物の２層構造のゲー
ト電極を意味する。

【０００４】ＮチャネルＭＯＳ型半導体装置においてｎ
⁺型ゲート電極を形成するためには、ゲート電極を構成
する多結晶シリコン層等にヒ素（Ａｓ）やリン（Ｐ）を
イオン注入する。尚、チャネル領域が形成される半導体
基板の領域の導電型はｐ型である。一方、ＰチャネルＭ
ＯＳ型半導体装置において、ｐ⁺型ゲート電極を形成す
るために、ゲート電極を構成する多結晶シリコン層等に
ホウ素（Ｂ）やＢＦ₂をイオン注入すればよい。尚、チ
ャネル領域が形成される半導体基板の領域の導電型はｎ
型である。このようなゲート電極構造を有するＣＭＯＳ
型半導体装置は、デュアルゲート構造のＣＭＯＳ型半導
体装置と呼ばれる。このような構造にすることで、閾値
電圧（Ｖ_th）を低く設定することが可能となる。

【０００５】

【発明が解決しようとする課題】移動度を増加させ、Ｍ
ＯＳ型半導体装置の電流駆動能力を向上させることを目
的として、閾値電圧（Ｖ_th）を更に低くしようとした場
合、チャネル領域のゲート酸化膜との界面（チャネル領
域の表面領域）近傍の不純物濃度を低くする必要があ
る。然るに、このようにチャネル領域の表面領域の不純
物濃度を低くしようとした場合、一般的には、チャネル
領域全体の不純物濃度を低くする必要があるが、これで
は、短チャネル効果の抑制が困難となる。

【０００６】そこで、チャネル領域全体の不純物濃度を
或る程度高い濃度に維持したまま、チャネル領域の表面
領域の不純物濃度を低下させる方法が、例えば特開平５
−３６９１８号に開示されている。この方法は、Ｎチャ
ネルＭＯＳ型半導体装置形成予定領域のチャネル領域に
相当する半導体基板（導電型はｐ型である）の表面に、
ｎ型不純物をドーピングし、ｎ型不純物を含むカウンタ
ードープ層を形成する。一方、ＰチャネルＭＯＳ型半導
体装置形成予定領域のチャネル領域に相当する半導体基
板（導電型はｎ型である）の表面にｐ型不純物をドーピ
ングし、ｐ型不純物を含むカウンタードープ層を形成す
る。これによって、閾値電圧（Ｖ_th）を更に低くするこ
とができるとされている。

【０００７】しかしながら、この方法においては、カウ
ンタードープ層を形成するためのイオン注入を行った後
に、ゲート酸化膜を形成する。従って、ゲート酸化膜を
形成するために半導体基板表面を酸化している間に、カ
ウンタードープ層中の不純物プロファイルの急峻性が無
くなり、カウンタードープ層中の不純物が拡散して、チ
ャネル領域に相当する半導体基板中の不純物を補償して
しまう。あるいは又、ｎ型不純物やｐ型不純物が偏析し
てカウンタードープ層の不純物濃度が低下する。その結
果、ＭＯＳ型半導体装置の特性が劣化するという問題が
ある。

【０００８】従って、本発明の目的は、チャネル領域全
体の不純物濃度を或る程度高い濃度に維持したまま、チ
ャネル領域の表面領域の不純物濃度を低下させることが
できる、デュアルゲート構造のＣＭＯＳ型半導体装置及
びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明のデュアルゲート構造のＣＭＯＳ型半導体装
置の製造方法は、（Ａ）ゲート酸化膜と、ｎ型不純物を
含むゲート電極と、ｎ型ソース・ドレイン領域と、ｐ型
チャネル領域とから成るＮチャネルＭＯＳ型半導体装
置、及び、（Ｂ）ゲート酸化膜と、ｐ型不純物を含むゲ
ート電極と、ｐ型ソース・ドレイン領域と、ｎ型チャネ
ル領域とから成るＰチャネルＭＯＳ型半導体装置、から
構成されたデュアルゲート構造のＣＭＯＳ型半導体装置
の製造方法であって、（イ）多結晶シリコン若しくは非
晶質シリコンから成る配線材料層をゲート酸化膜上に堆
積させた後、ＮチャネルＭＯＳ型半導体装置形成予定領
域の該配線材料層を通してｎ型不純物をイオン注入し、
以て、ｐ型チャネル領域の表面領域に相当する半導体基
板の領域にｎ型不純物層を形成し、ＰチャネルＭＯＳ型
半導体装置形成予定領域の該配線材料層を通してｐ型不
純物をイオン注入し、以て、ｎ型チャネル領域の表面領
域に相当する半導体基板の領域にｐ型不純物層を形成す
る工程と、（ロ）配線材料層をパターニングしてゲート
電極を形成する工程、を含むことを特徴とする。尚、本
発明における形成された直後のゲート電極の構成概念図
を、図１及び図２に模式的な断面図で示す。尚、図１及
び図２においては、ＣＭＯＳ型半導体装置の製造工程の
途中におけるゲート電極の構造を概念的に示す。図中、
は非晶質シリコンを示し、は多結晶シリコンを示
し、は金属層若しくは金属化合物層を示し、は非晶
質シリコン層を結晶化して得られた多結晶シリコン層を
示す。

【００１０】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置の製造方法においては、配線材料層を非晶質
シリコンから構成することができ（図１の（Ａ）参
照）、あるいは又、多結晶シリコンから構成することが
できる（図１の（Ｂ）参照）。更には、配線材料層を非
晶質シリコンから構成し、前記工程（イ）の後、非晶質
シリコンから成る配線材料層を結晶化処理して多結晶シ
リコン層から成るゲート電極を形成してもよい（図１の
（Ｃ）参照）。

【００１１】あるいは又、本発明のデュアルゲート構造
のＣＭＯＳ型半導体装置の製造方法においては、前記工
程（イ）の後、配線材料層上に金属層若しくは金属化合
物層を堆積させる工程を更に含み、前記工程（ロ）にお
いて、該金属層若しくは金属化合物層、並びに、配線材
料層をパターニングしてゲート電極を形成してもよい
（図２の（Ａ）及び（Ｂ）参照）。ゲート電極をこのよ
うな構造にすることで、ゲート電極の電気抵抗の一層の
低減を図ることができる。尚、この場合、前記工程
（イ）の後であって配線材料層上に金属層若しくは金属
化合物層を堆積させる前に、イオン注入されたｎ型不純
物及びｐ型不純物を拡散処理することが好ましい。ある
いは又、この場合、配線材料層を非晶質シリコンから構
成し、前記工程（イ）の後であって配線材料層上に金属
層若しくは金属化合物層を堆積させる前に、非晶質シリ
コンから成る配線材料層を結晶化処理して多結晶シリコ
ン層を得ることができる（図２の（Ｃ）参照）。尚、結
晶化処理の条件は、公知の条件であってもよいが、結晶
化処理の昇温開始温度を５５０乃至７００゜Ｃとし、昇
温終了温度を８００乃至９００゜Ｃとし、少なくとも６
００乃至８００゜Ｃの範囲の温度において、昇温速度を
０．１乃至１０゜Ｃ／分とすることが、非晶質シリコン
の結晶化と不純物の拡散を同時に行うことができ、ＣＭ
ＯＳ型半導体装置の製造工程が増加することがなく、し
かも、結晶化処理の時間を短縮することができ、大粒径
の多結晶シリコンを得ることができるので、好ましい。
加えて、結晶化によって大粒径の多結晶シリコンを形成
することができ、粒界を減少させることができる。

【００１２】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置の製造方法においては、配線材料層は、多結
晶シリコン若しくは非晶質シリコンから成る下層と、多
結晶シリコン若しくは非晶質シリコンから成る上層の２
層構造を有し、前記工程（イ）において、下層をゲート
酸化膜上に堆積させた後、ＮチャネルＭＯＳ型半導体装
置形成予定領域の該下層を通してｎ型不純物をイオン注
入し、以て、ｐ型チャネル領域の表面領域に相当する半
導体基板の領域にｎ型不純物層を形成し、ＰチャネルＭ
ＯＳ型半導体装置形成予定領域の該下層を通してｐ型不
純物をイオン注入し、以て、ｎ型チャネル領域の表面領
域に相当する半導体基板の領域にｐ型不純物層を形成
し、次いで、該下層上に上層を堆積させた後、Ｎチャネ
ルＭＯＳ型半導体装置形成予定領域の該上層にｎ型不純
物をイオン注入し、ＰチャネルＭＯＳ型半導体装置形成
予定領域の該上層にｐ型不純物をイオン注入することも
できる（図１の（Ｄ）〜（Ｇ）参照）。このように、ゲ
ート電極を２層構成とし、適切な厚さを有する下層を通
してｎ型及びｐ型不純物をイオン注入することで不純物
層を容易に且つ高精度で形成することが可能となる。ま
た、適切な厚さの上層を形成することで、ゲート電極と
しての機能を専ら上層に持たせることが可能になり、所
定の電気抵抗を有するゲート電極を形成することが容易
となるし、上層にイオン注入を施す際、不純物が下層及
びゲート酸化膜を突き抜けることを抑制でき、ゲート電
圧印加時にゲート電極が空乏化することによる閾値電圧
（Ｖ_th）の変動を防止することができる。

【００１３】この場合、ゲート酸化膜の信頼性を維持し
ながら、不純物層を浅く形成し、短チャネル効果を抑制
しながら閾値電圧Ｖ_thを低減し、電流駆動能力を向上さ
せる上で、下層の厚さは２０乃至５０ｎｍであることが
好ましい。

【００１４】また、この場合、下層及び／又は上層を非
晶質シリコンから構成し、前記工程（イ）の後、非晶質
シリコンを結晶化処理して多結晶シリコンから成るゲー
ト電極を形成することができる（図１の（Ｈ）〜（Ｊ）
参照）。あるいは又、前記工程（イ）の後、上層の上に
金属層若しくは金属化合物層を堆積させる工程を更に含
み、前記工程（ロ）において、該金属層若しくは金属化
合物層、並びに、上層及び下層をパターニングしてゲー
ト電極を形成することができる（図２の（Ｄ）〜（Ｇ）
参照）。尚、前記工程（イ）の後であって上層の上に金
属層若しくは金属化合物層を堆積させる前に、イオン注
入されたｎ型不純物及びｐ型不純物を拡散処理すること
が好ましい。あるいは又、下層及び／又は上層を非晶質
シリコンから構成し、前記工程（イ）の後であって上層
の上に金属層若しくは金属化合物層を堆積させる前に、
非晶質シリコンを結晶化処理して多結晶シリコンを得る
ことができる（図２の（Ｈ）〜（Ｊ）参照）。

【００１５】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置の製造方法においては、ｎ型不純物層を形成
するためのｎ型不純物のイオン注入ドーズ量を１×１０
¹¹乃至９×１０¹³／ｃｍ²の範囲とすることが、ゲート
酸化膜の特性に悪影響を与えないといった観点から、望
ましい。

【００１６】上記の目的を達成するための本発明のデュ
アルゲート構造のＣＭＯＳ型半導体装置は、（Ａ）ゲー
ト酸化膜と、ｎ型不純物を含むゲート電極と、ｎ型ソー
ス・ドレイン領域と、ｐ型チャネル領域とから成るＮチ
ャネルＭＯＳ型半導体装置、及び、（Ｂ）ゲート酸化膜
と、ｐ型不純物を含むゲート電極と、ｐ型ソース・ドレ
イン領域と、ｎ型チャネル領域とから成るＰチャネルＭ
ＯＳ型半導体装置、から構成され、（イ）多結晶シリコ
ン若しくは非晶質シリコンから成る配線材料層をゲート
酸化膜上に堆積させた後、ＮチャネルＭＯＳ型半導体装
置形成予定領域の該配線材料層を通してｎ型不純物をイ
オン注入することによって、ｐ型チャネル領域の表面領
域に相当する半導体基板の領域に形成されたｎ型不純物
層、（ロ）ＰチャネルＭＯＳ型半導体装置形成予定領域
の該配線材料層を通してｐ型不純物をイオン注入し、ｎ
型チャネル領域の表面領域に相当する半導体基板の領域
に形成されたｐ型不純物層、を備えていることを特徴と
する。

【００１７】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置においては、配線材料層の上に、金属層若し
くは金属化合物層が形成されていることが好ましい。

【００１８】あるいは又、本発明のデュアルゲート構造
のＣＭＯＳ型半導体装置においては、配線材料層は、多
結晶シリコン若しくは非晶質シリコンから成る下層と、
多結晶シリコン若しくは非晶質シリコンから成る上層の
２層構造を有し、前記ｎ型不純物層は、下層をゲート酸
化膜上に堆積させた後、ＮチャネルＭＯＳ型半導体装置
形成予定領域の該下層を通してｎ型不純物をイオン注入
することで形成され、前記ｐ型不純物層は、Ｐチャネル
ＭＯＳ型半導体装置形成予定領域の該下層を通してｐ型
不純物をイオン注入することによって形成されているこ
とが好ましい。この場合、上層の上に、金属層若しくは
金属化合物層が形成されていることが好ましい。

【００１９】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置あるいはその製造方法においては、ｐ型不純
物としてホウ素（Ｂ）又はＢＦ₂を用いることができる
が、中でもホウ素を用いることが、配線材料層中のフッ
素の濃度を低減することができる観点から好ましい。
尚、ｎ型不純物として、ヒ素（Ａｓ）やリン（Ｐ）、ア
ンチモン（Ｓｂ）を用いることができる。また、本発明
のデュアルゲート構造のＣＭＯＳ型半導体装置あるいは
その製造方法においては、金属化合物として、タングス
テンシリサイド（ＷＳｉ_x）、モリブデンシリサイド
（ＭｏＳｉ_x）、チタンシリサイド（ＴｉＳｉ_x）、タン
タルシリサイド（ＴａＳｉ_x）、パラジウムシリサイド
（ＰｄＳｉ_x）といった金属シリサイドや、ＴｉＮを例
示することができ、金属としてタングステンやモリブデ
ン等の高融点金属を例示することができるが、中でも、
金属化合物層をタングステンシリサイド（ＷＳｉ_x）か
ら構成することが、セルフアラインシリサイドゲート構
造における細線効果による抵抗増加を抑制する上で好ま
しい。

【００２０】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置及びその製造方法においては、多結晶シリコ
ン若しくは非晶質シリコンから成る配線材料層をゲート
酸化膜上に堆積させた後、イオン注入法によってｎ型不
純物層及びｐ型不純物層を、チャネル領域の表面領域に
相当する半導体基板の領域に形成する。それ故、不純物
層中の不純物プロファイルの急峻性を保持することがで
き、不純物層中の不純物が拡散して、チャネル領域に相
当する半導体基板中の不純物を補償することを抑制する
ことができ、チャネル領域の不純物濃度を高濃度に維持
することができる。あるいは又、不純物層中の不純物が
偏析して不純物層の不純物濃度が低下するといった現象
を抑制することができる。その結果、ＭＯＳ型半導体装
置の特性の劣化を防止することができる。

【００２１】金属化合物層若しくは金属層中の不純物の
拡散速度は、シリコンや酸化シリコン（ＳｉＯ₂）と比
較して非常に速い（活性化温度において拡散係数が約４
桁も高い）。その結果、配線材料層上に金属層若しくは
金属化合物層を堆積させた後に、イオン注入されたｎ型
不純物及びｐ型不純物を拡散処理したのでは、ｎ⁺型ゲ
ート電極中の不純物とｐ⁺型ゲート電極中の不純物とが
相互拡散してしまい、多結晶シリコン等の中の不純物を
補償してしまう。このような現象が発生すると、多結晶
シリコン等のフェルミレベルの変動、あるいは又、ゲー
ト電圧印加時にゲート電極が空乏化することによる閾値
電圧（Ｖ_th）の変動が生じ、半導体装置の特性を低下さ
せる原因となる。

【００２２】具体的には、図１８に示すように、従来技
術に基づくデュアルゲート構造のＣＭＯＳ型半導体装置
の製造方法においては、ゲート電極４００Ａ，４００Ｂ
は、例えばＷＳｉ_xから成る金属シリサイド層４０２
Ａ，４０２Ｂと多結晶シリコン層４０１Ａ，４０１Ｂか
ら成るタングステンポリサイド構造を有する。そして、
ＮチャネルＭＯＳ型半導体装置のゲート電極４００Ａ及
びＰチャネルＭＯＳ型半導体装置のゲート電極４００Ｂ
を構成する金属シリサイド層４０２Ａ，４０２Ｂのそれ
ぞれに、ｎ型不純物（例えばリン）及びｐ型不純物（例
えばホウ素）がそれぞれドーピングされているものとす
る。このように、不純物が金属シリサイド層４０２Ａ，
４０２Ｂ中に高濃度で分布している状態で高温熱処理
（例えば拡散アニール処理）を行うと、リンは、金属シ
リサイド層４０２Ａ，４０２Ｂ中を拡散してＰチャネル
ＭＯＳ型半導体装置のゲート電極４００Ｂを構成する多
結晶シリコン層４０１Ｂ中に拡散する。一方、ホウ素
は、金属シリサイド層４０２Ｂ，４０２Ａ中を拡散して
ＮチャネルＭＯＳ型半導体装置のゲート電極４００Ａを
構成する多結晶シリコン層４０１Ａ中に拡散する。尚、
多結晶シリコン層４０１Ａ，４０１Ｂ中若しくは表面に
高濃度の不純物がドーピングされている場合にも、同様
の現象が発生する。

【００２３】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置の製造方法において、配線材料層上に金属層
若しくは金属化合物層を堆積させる前に、イオン注入さ
れたｎ型不純物及びｐ型不純物を拡散処理すれば、金属
化合物層中若しくは金属層中を拡散する不純物を減少さ
せることができる。

【００２４】

【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。

【００２５】（実施例１）実施例１においては、１層の
非晶質シリコンから成る配線材料層をゲート酸化膜上に
堆積させた後、ＭＯＳ型半導体装置形成予定領域の配線
材料層を通して不純物をイオン注入し、以て、チャネル
領域の表面領域に相当する半導体基板の領域に不純物層
を形成する。以下、半導体基板等の模式的な一部断面図
である図３〜図８を参照して、実施例１を説明する。
尚、参照番号の末尾の「Ａ」は、ＮチャネルＭＯＳ型半
導体装置の構成要素あるいはそれに関連する要素を表
し、参照番号の末尾の「Ｂ」は、ＰチャネルＭＯＳ型半
導体装置の構成要素あるいはそれに関連する要素を表
す。

【００２６】［工程−１００］先ず、公知の方法にて、
シリコン半導体基板から成る半導体基板１０に、例え
ば、９５０゜Ｃでのウエット酸化法を含むＬＯＣＯＳ法
に基づき素子分離領域１１を形成する。尚、素子分離領
域１１はトレンチ構造を有していてもよい。次いで、Ｎ
チャネルＭＯＳ型半導体装置形成予定領域に、例えば、
加速電圧２８０ｋｅＶ、ドーズ量１．６×１０¹³／ｃｍ
²の条件でホウ素をイオン注入してｐ型ウエルを形成す
る。次いで、例えば、加速電圧６０ｋｅＶ、ドーズ量５
×１０¹²／ｃｍ²の条件でホウ素をイオン注入して、パ
ンチスルー阻止を目的とした埋め込み層を形成し、更
に、閾値電圧（Ｖ_th）調整のためのイオン注入を行な
い、ＮチャネルＭＯＳ型半導体装置形成予定領域１２を
形成する。一方、ＰチャネルＭＯＳ型半導体装置形成予
定領域に、例えば、加速電圧３３０ｋｅＶ、ドーズ量８
×１０¹²／ｃｍ²の条件でリンをイオン注入してｎ型ウ
エルを形成する。次いで、例えば、加速電圧２００ｋｅ
Ｖ、ドーズ量７×１０¹²／ｃｍ²の条件でリンをイオン
注入して、パンチスルー阻止を目的とした埋め込み層を
形成し、更に、閾値電圧（Ｖ_th）調整のためのイオン注
入を行ない、ＰチャネルＭＯＳ型半導体装置形成予定領
域１３を形成する。こうして、図３の（Ａ）に示す構造
を得ることができる。尚、ｐ型ウエル及びｎ型ウエルを
形成した後、素子分離領域を形成してもよい。

【００２７】［工程−１１０］その後、例えばＨ₂／Ｏ₂
ガスを使用し、半導体基板温度を８５０゜Ｃとしたパイ
ロジェニック酸化法により、例えば厚さ８ｎｍのゲート
酸化膜１４を半導体基板１０の表面に形成する。

【００２８】［工程−１２０］次いで、非晶質シリコン
から成る配線材料層１５をゲート酸化膜１４上に堆積さ
せる。具体的には、例えば、ＳｉＨ₄を原料ガスとし、
堆積温度を５５０゜Ｃとした減圧ＣＶＤ法により、厚さ
約１００ｎｍの非晶質シリコンから成る配線材料層１５
を全面に堆積させる（図３の（Ｂ）参照）。

【００２９】［工程−１３０］そして、リソグラフィ技
術に基づきパターニングされたレジストマスク１６Ａを
用いて、ＮチャネルＭＯＳ型半導体装置形成予定領域１
２に、例えば、加速電圧９０ｋｅＶ、ドーズ量７×１０
¹²／ｃｍ²の条件で、リンをイオン注入する。こうし
て、ＮチャネルＭＯＳ型半導体装置形成予定領域１２の
配線材料層１５Ａを通してｎ型不純物がイオン注入さ
れ、以て、ｐ型チャネル領域の表面領域に相当する半導
体基板の領域にｎ型不純物層１７Ａが形成される（図４
参照）。一方、パターニングしたレジストマスク１６Ｂ
を用いて、ＰチャネルＭＯＳ型半導体装置形成予定領域
１３に、例えば、加速電圧３５ｋｅＶ、ドーズ量５×１
０¹²／ｃｍ²の条件で、ホウ素をイオン注入する。こう
して、ＰチャネルＭＯＳ型半導体装置形成予定領域１３
の配線材料層１５Ｂを通してｐ型不純物がイオン注入さ
れ、以て、ｎ型チャネル領域の表面領域に相当する半導
体基板の領域にｐ型不純物層１７Ｂが形成される（図５
参照）。

【００３０】［工程−１４０］その後、配線材料層１５
Ａ，１５Ｂをパターニングしてゲート電極１８Ａ，１８
Ｂを形成する。具体的には、先ず、リソグラフィ技術に
基づきパターニングされたレジストマスク（図示せず）
を用いて、配線材料層１５をＣｌ₂／Ｏ₂をエッチングガ
スとして異方性エッチングする（図６の（Ａ）参照）。

【００３１】［工程−１５０］その後、ＮチャネルＭＯ
Ｓ型半導体装置形成予定領域１２に、例えば加速電圧２
０ｋｅＶ、ドーズ量５×１０¹³／ｃｍ²の条件でヒ素を
イオン注入し、低濃度拡散領域１９Ａを形成する。ま
た、ＰチャネルＭＯＳ型半導体装置形成予定領域１３
に、例えば加速電圧２０ｋｅＶ、ドーズ量２×１０¹³／
ｃｍ²の条件でＢＦ₂をイオン注入し、低濃度拡散領域１
９Ｂを形成する。次いで、減圧ＣＶＤ法により厚さ１５
０ｎｍのＳｉＯ₂を全面に堆積させた後、ＳｉＯ₂を異方
性エッチングすることによってゲートサイドウオール２
０を形成する。

【００３２】次に、ＮチャネルＭＯＳ型半導体装置形成
予定領域１２に、例えば加速電圧２０ｋｅＶ、ドーズ量
３×１０¹⁵／ｃｍ²の条件でヒ素をイオン注入し、高濃
度拡散領域（ソース・ドレイン領域）２１Ａを形成す
る。また、ＰチャネルＭＯＳ型半導体装置形成予定領域
１３に、例えば加速電圧２０ｋｅＶ、ドーズ量３×１０
¹⁵／ｃｍ²の条件でＢＦ₂をイオン注入し、高濃度拡散領
域（ソース・ドレイン領域）２１Ｂを形成する（図６の
（Ｂ）参照）。この高濃度拡散領域の形成時のイオン注
入によって、配線材料層１５Ａ，１５Ｂを構成する非晶
質シリコンにもイオン注入が施され、ｎ⁺型ゲート電極
１８Ａ及びｐ⁺型ゲート電極１８Ｂを得ることができ
る。その後、ラピッドサーマルアニール（ＲＴＡ）法に
より、１０００゜Ｃ×１０秒の条件で、半導体基板１０
にイオン注入された不純物の拡散処理、及びゲート電極
１８Ａ，１８Ｂにイオン注入された不純物の拡散処理を
行う。尚、図面の紙面垂直方向にゲート電極１８Ａ，１
８Ｂのそれぞれは延びている。そして、かかるゲート電
極１８Ａ，１８Ｂは、隣接するＰチャネルＭＯＳ型半導
体装置及びＮチャネルＭＯＳ型半導体装置のゲート電極
１８Ｂ，１８Ａと一体に形成されている。図６の（Ｂ）
の紙面垂直方向にＮチャネルＭＯＳ型半導体装置及びＰ
チャネルＭＯＳ型半導体装置を切断した状態は、図１８
に示したデュアルゲート構造のＣＭＯＳ型半導体装置の
模式的な一部断面図（但し、金属シリサイド層は形成さ
れていない）と同様である。

【００３３】こうして、ゲート酸化膜１４と、ｎ型不純
物を含むゲート電極１８Ａと、ｎ型ソース・ドレイン領
域（高濃度拡散領域）２１Ａと、ｐ型チャネル領域２２
Ａとから成るＮチャネルＭＯＳ型半導体装置が形成され
る。また、ゲート酸化膜１４と、ｐ型不純物を含むゲー
ト電極１８Ｂと、ｐ型ソース・ドレイン領域（高濃度拡
散領域）２１Ｂと、ｎ型チャネル領域２２Ｂとから成る
ＰチャネルＭＯＳ型半導体装置が形成される。そして、
このデュアルゲート構造のＣＭＯＳ型半導体装置は、非
晶質シリコンから成る配線材料層１５をゲート酸化膜１
４上に堆積させた後、ＮチャネルＭＯＳ型半導体装置形
成予定領域１２の配線材料層１５Ａを通してｎ型不純物
をイオン注入することによって、ｐ型チャネル領域２２
Ａの表面領域に相当する半導体基板の領域に形成された
ｎ型不純物層１７Ａを備え、更に、ＰチャネルＭＯＳ型
半導体装置形成予定領域１３の配線材料層１５Ｂを通し
てｐ型不純物をイオン注入し、ｎ型チャネル領域２２Ｂ
の表面領域に相当する半導体基板の領域に形成されたｐ
型不純物層１７Ｂを備えている。尚、ｎ型若しくはｐ型
ソース・ドレイン領域とは、ｎ型若しくはｐ型不純物が
含まれたソース・ドレイン領域を意味し、ｎ型若しくは
ｐ型チャネル領域とは、ｎ型若しくはｐ型不純物が含ま
れたチャネル領域を意味する。

【００３４】［工程−１６０］その後、高濃度拡散領域
２１Ａ，２１Ｂの表面部及びゲート電極１８Ａ，１８Ｂ
の頂部に金属シリサイド層を形成することが好ましい。
具体的には、高濃度拡散領域２１Ａ，２１Ｂ及びゲート
電極１８Ａ，１８Ｂの表面のシリコン酸化膜をフッ酸に
よって除去した後、厚さ３０ｎｍのチタン（Ｔｉ）層を
スパッタ法によって全面に堆積させる。次いで、窒素ガ
ス雰囲気中で、６５０゜Ｃ×３０秒のＲＴＡ処理を行
い、Ｔｉ層をＳｉと反応させて、Ｃ４９結晶構造を有す
るＴｉＳｉ_x層を高濃度拡散領域２１Ａ，２１Ｂの表面
部及びゲート電極１８Ａ，１８Ｂの頂部に形成する。そ
の後、Ｈ₂ＳＯ₄／Ｈ₂Ｏ₂液を用いて、素子分離領域１１
上及びゲートサイドウオール２０上の未反応のＴｉを除
去し、８００゜Ｃ×３０秒のＲＴＡ処理を行い、Ｃ５４
結晶構造を有するＴｉＳｉ_x層２３を高濃度拡散領域２
１Ａ，２１Ｂの表面部及びゲート電極１８Ａ，１８Ｂの
頂部に形成する（図７参照）。

【００３５】［工程−１７０］次に、全面に絶縁層２４
を形成し、高濃度拡散領域２１Ａ，２１Ｂの上方の絶縁
層２４に開口部を形成し、次いで、開口部内を含む絶縁
層２４上に、例えば、Ｔｉ層、ＴｉＮ層、アルミニウム
系合金から成る配線材料層を順次スパッタ法にて形成し
た後、絶縁層２４上の配線材料層、ＴｉＮ層，Ｔｉ層を
パターニングし、配線２５を完成する（図８参照）。
尚、Ｔｉ層は、開口部底部の配線材料層と高濃度拡散領
域２１Ａ，２１Ｂとの間のコンタクト抵抗の低減を意図
して形成される。また、ＴｉＮ層は、開口部底部の配線
材料層が高濃度拡散領域２１Ａ，２１Ｂを突き抜けるこ
とを防止するバリア層としての機能を有する。

【００３６】実施例１の［工程−１５０］にて得られた
ゲート電極の構成概念図を図１の（Ａ）に示す。尚、デ
ュアルゲート構造のＣＭＯＳ型半導体装置の製造プロセ
スにおける熱処理によって、ゲート電極を構成する非晶
質シリコンが部分的に結晶化し、多結晶シリコンに変化
する場合があるが、このような場合にあっても、本明細
書においては、ゲート電極は非晶質シリコンから構成さ
れているとする。以下においても同様である。

【００３７】実施例１においては、［工程−１２０］に
おいて、非晶質シリコンから成る配線材料層１５をゲー
ト酸化膜１４上に堆積させたが、その代わりに、多結晶
シリコンから成る配線材料層をゲート酸化膜上に堆積さ
せてもよい。その場合、例えば、ＳｉＨ₄を原料ガスと
し、堆積温度を６１０゜Ｃとした減圧ＣＶＤ法により全
面に多結晶シリコンを堆積させればよい。こうして［工
程−１５０］にて得られたゲート電極の構成概念図を図
１の（Ｂ）に示す。

【００３８】あるいは又、［工程−１２０］において、
非晶質シリコンから成る配線材料層をゲート酸化膜上に
堆積させ、［工程−１５０］においてイオン注入を行っ
た後、非晶質シリコンから成る配線材料層を結晶化処理
して多結晶シリコン層から成るゲート電極を形成するこ
ともできる。尚、この結晶化処理の後、不純物の拡散処
理を行えばよい。こうして［工程−１５０］にて得られ
たゲート電極の構成概念図を図１の（Ｃ）に示す。尚、
結晶化処理（固相成長処理）の条件は、例えば、６５０
゜Ｃ×１０時間とすることができる。

【００３９】（実施例２）実施例２においては、ｎ型不
純物層１７Ａ及びｐ型不純物層１７Ｂを形成した後、配
線材料層１５Ａ，１５Ｂ上に、タングステンシリサイド
から成る金属化合物層を堆積させ、次いで金属化合物
層、並びに、配線材料層をパターニングしてゲート電極
を形成する。以下、図９及び図１０を参照して、実施例
２を説明する。実施例２におけるデュアルゲート構造の
ＣＭＯＳ型半導体装置においては、配線材料層の上に、
金属化合物層が形成されている。

【００４０】［工程−２００］先ず、公知の方法にて、
シリコン半導体基板から成る半導体基板１０に、例えば
ＬＯＣＯＳ法に基づき素子分離領域１１を形成する。次
いで、ＮチャネルＭＯＳ型半導体装置形成予定領域に、
ｐ型ウエル、埋め込み層を形成し、更に、閾値電圧（Ｖ
_th）調整のためのイオン注入を行ない、ＮチャネルＭＯ
Ｓ型半導体装置形成予定領域１２を形成する。一方、Ｐ
チャネルＭＯＳ型半導体装置形成予定領域に、ｎ型ウエ
ル、埋め込み層を形成し、更に、閾値電圧（Ｖ_th）調整
のためのイオン注入を行ない、ＰチャネルＭＯＳ型半導
体装置形成予定領域１３を形成する。この工程は実施例
１の［工程−１００］と同様とすることができる。その
後、実施例１の［工程−１１０］と同様にして、ゲート
酸化膜１４を半導体基板１０の表面に形成する。次い
で、実施例１の［工程−１２０］と同様にして、非晶質
シリコンから成る配線材料層１５をゲート酸化膜１４上
に堆積させ、［工程−１３０］と同様にして、Ｎチャネ
ルＭＯＳ型半導体装置形成予定領域１２の配線材料層１
５Ａを通してｎ型不純物をイオン注入し、以て、ｐ型チ
ャネル領域の表面領域に相当する半導体基板の領域にｎ
型不純物層１７Ａを形成する。一方、ＰチャネルＭＯＳ
型半導体装置形成予定領域１３の配線材料層１５Ｂを通
してｐ型不純物をイオン注入し、以て、ｎ型チャネル領
域の表面領域に相当する半導体基板の領域にｐ型不純物
層１７Ｂを形成する（図５参照）。

【００４１】［工程−２１０］次に、リソグラフィ技術
に基づきパターニングされたレジストマスクを用いて、
配線材料層１５Ａに、例えば、加速電圧１０ｋｅＶ、ド
ーズ量５×１０¹⁵／ｃｍ²の条件で、リンをイオン注入
する。こうして、ＮチャネルＭＯＳ型半導体装置形成予
定領域１２の配線材料層１５Ａにｎ型不純物がイオン注
入され、以て、ｎ⁺型配線材料層１１５Ａが形成され
る。一方、パターニングしたレジストマスクを用いて、
配線材料層１５Ｂに、例えば、加速電圧５ｋｅＶ、ドー
ズ量５×１０¹⁵／ｃｍ²の条件で、ホウ素をイオン注入
する。こうして、ＰチャネルＭＯＳ型半導体装置形成予
定領域１３の配線材料層１５Ｂにｐ型不純物がイオン注
入され、以て、ｐ⁺型配線材料層１１５Ｂが形成され
る。その後、１０００゜Ｃ×１０秒のＲＴＡ処理を行
い、イオン注入された不純物の拡散処理を行う。

【００４２】［工程−２２０］次に、配線材料層１１５
Ａ，１１５Ｂ上に、例えばタングステンシリサイドから
成る金属化合物層３０を堆積させる。具体的には、ＷＦ
₆／ＳｉＨ₄を原料ガスとし、堆積温度を３８０゜Ｃとし
た減圧ＣＶＤ法によって、厚さ７０ｎｍのタングステン
シリサイドを成膜することができる。

【００４３】［工程−２３０］次いで、例えば、ＳｉＨ
₄／Ｏ₂を原料ガスとし、堆積温度を４２０゜ＣとしたＣ
ＶＤ法により、ＳｉＯ₂から成る厚さ１５０ｎｍのオフ
セット酸化膜３１を全面に堆積させることが好ましい。
オフセット酸化膜３１を形成することによって、高濃度
拡散領域（ソース・ドレイン領域）を形成するためのイ
オン注入の際に不純物が同時に金属化合物層３０中にイ
オン注入されることを防止でき、金属化合物層３０（場
合によっては金属層）中へ拡散する不純物を減少させる
ことができる。

【００４４】［工程−２４０］その後、オフセット酸化
膜３１、金属化合物層３０並びに配線材料層１１５Ａ，
１１５Ｂをパターニングしてゲート電極１１８Ａ，１１
８Ｂを形成する（図９参照）。具体的には、リソグラフ
ィ技術に基づきパターニングされたレジストマスク（図
示せず）を用いて、オフセット酸化膜３１をフロロカー
ボン系のエッチングガスにより異方性エッチングし、金
属化合物層３０及び配線材料層１１５Ａ，１１５ＢをＣ
ｌ₂／Ｏ₂をエッチングガスとして異方性エッチングす
る。

【００４５】［工程−２５０］次いで、実施例１の［工
程−１５０］における低濃度拡散領域１９Ａ，１９Ｂの
形成、ゲートサイドウオール２０の形成、及び高濃度拡
散領域（ソース・ドレイン領域）２１Ａ，２１Ｂの形
成、並びに［工程−１７０］と同様の工程を実行して、
デュアルゲート構造のＣＭＯＳ型半導体装置を完成させ
る（図１０参照）。

【００４６】実施例２にて得られたゲート電極の構成概
念図を図２の（Ａ）に示す。尚、実施例２においては、
［工程−２００］において、非晶質シリコンから成る配
線材料層をゲート酸化膜上に堆積させたが、その代わり
に、多結晶シリコンから成る配線材料層をゲート酸化膜
上に堆積させてもよい。こうして得られたゲート電極の
構成概念図を図２の（Ｂ）に示す。

【００４７】あるいは又、［工程−２００］において、
非晶質シリコンから成る配線材料層をゲート酸化膜上に
堆積させ、［工程−２１０］において、イオン注入後、
非晶質シリコンから成る配線材料層を結晶化処理して多
結晶シリコン層を得ることもできる。尚、この場合に
は、結晶化処理（固相成長処理）の条件を、例えば、６
５０゜Ｃ×１０時間とし、その後、１０００゜Ｃ×１０
秒のＲＴＡ処理を行い、イオン注入された不純物の拡散
処理を行えばよい。あるいは又、以下の条件で結晶化処
理及び不純物拡散処理を行うこともできる。昇温開始温度：６００゜Ｃ昇温速度：５゜Ｃ／分昇温終了温度：８００゜Ｃ昇温終了後：８００゜Ｃで１０分間、その状態を保持こうして得られたゲート電極の構成概念図を図２の
（Ｃ）に示す。

【００４８】（実施例３）実施例３においては、配線材
料層は、非晶質シリコンから成る下層４０と、非晶質シ
リコンから成る上層４１の２層構造を有する。そして、
下層４０をゲート酸化膜１４上に堆積させた後、Ｎチャ
ネルＭＯＳ型半導体装置形成予定領域１２の下層４０Ａ
を通してｎ型不純物をイオン注入し、以て、ｐ型チャネ
ル領域の表面領域に相当する半導体基板の領域にｎ型不
純物層１７Ａを形成し、ＰチャネルＭＯＳ型半導体装置
形成予定領域１３の下層４０Ａを通してｐ型不純物をイ
オン注入し、以て、ｎ型チャネル領域の表面領域に相当
する半導体基板の領域にｐ型不純物層１７Ｂを形成す
る。次いで、下層４０Ａ，４０Ｂ上に上層４１を堆積さ
せた後、ＮチャネルＭＯＳ型半導体装置形成予定領域１
２の上層４１Ａにｎ型不純物をイオン注入し、Ｐチャネ
ルＭＯＳ型半導体装置形成予定領域１３の上層４１Ｂに
ｐ型不純物をイオン注入する。実施例３のデュアルゲー
ト構造のＣＭＯＳ型半導体装置においては、配線材料層
は、多結晶シリコン若しくは非晶質シリコンから成る下
層と、多結晶シリコン若しくは非晶質シリコンから成る
上層の２層構造を有し、ｎ型不純物層は、下層をゲート
酸化膜上に堆積させた後、ＮチャネルＭＯＳ型半導体装
置形成予定領域の該下層を通してｎ型不純物をイオン注
入することで形成され、ｐ型不純物層は、ＰチャネルＭ
ＯＳ型半導体装置形成予定領域の該下層を通してｐ型不
純物をイオン注入することによって形成されている。以
下、図１１〜図１３を参照して、実施例３を説明する。

【００４９】［工程−３００］先ず、実施例２の［工程
−２００］と同様の工程を経て、ｎ型不純物層１７Ａ及
びｐ型不純物層１７Ｂを形成する（図１１の（Ａ）参
照）。尚、［工程−２００］における配線材料層１５
Ａ，１５Ｂが、実施例３の下層４０Ａ，４０Ｂに相当す
る。実施例３においては、下層４０Ａ，４０Ｂの厚さを
３０ｎｍとした。

【００５０】［工程−３１０］次いで、厚さ１５０ｎｍ
の非晶質シリコンから成る上層４１を下層４０Ａ，４０
Ｂ上に堆積させる。上層４１は、例えば、ＳｉＨ₄を原
料ガスとし、堆積温度を５５０゜Ｃとした減圧ＣＶＤ法
にて成膜することができる（図１１の（Ｂ）参照）。そ
の後、実施例１の［工程−１４０］と同様にして、上層
４１及び下層４０Ａ，４０Ｂをパターニングする（図１
２の（Ａ）参照）。

【００５１】［工程−３２０］その後、実施例１の［工
程−１５０］と同様に、低濃度拡散領域１９Ａ，１９Ｂ
を形成した後、ゲートサイドウオール２０を形成する。
次に、ＮチャネルＭＯＳ型半導体装置形成予定領域１２
に、例えば加速電圧２０ｋｅＶ、ドーズ量３×１０¹⁵／
ｃｍ²の条件でヒ素をイオン注入し、高濃度拡散領域
（ソース・ドレイン領域）２１Ａを形成する。また、Ｐ
チャネルＭＯＳ型半導体装置形成予定領域１３に、例え
ば加速電圧２０ｋｅＶ、ドーズ量３×１０¹⁵／ｃｍ²の
条件でＢＦ₂をイオン注入し、高濃度拡散領域（ソース
・ドレイン領域）２１Ｂを形成する（図１２の（Ｂ）参
照）。この高濃度拡散領域の形成時のイオン注入によっ
て、非晶質シリコンから成る上層４１Ａ，４１Ｂにもイ
オン注入が施され、ｎ⁺型ゲート電極２１８Ａ及びｐ⁺型
ゲート電極２１８Ｂを得ることができる。その後、ラピ
ッドサーマルアニール（ＲＴＡ）法により、１０００゜
Ｃ×１０秒の条件で、半導体基板１０にイオン注入され
た不純物の拡散処理、及びゲート電極２１８Ａ，２１８
Ｂにイオン注入された不純物の拡散処理を行う。

【００５２】［工程−３３０］その後、実施例１の［工
程−１６０］と同様にして、高濃度拡散領域２１Ａ，２
１Ｂの表面部及びゲート電極２１８Ａ，２１８Ｂの頂部
（上層４１Ａ，４１Ｂの頂部）にＴｉＳｉ_x層２３を形
成することが好ましい。次に、実施例１の［工程−１７
０］と同様に、全面に絶縁層２４を形成し、更に、配線
２５を完成する（図１３参照）。

【００５３】実施例３の［工程−３２０］にて得られた
ゲート電極の構成概念図を図１の（Ｄ）に示す。実施例
３においては、［工程−３１０］において、非晶質シリ
コンから成る上層４１を下層４０Ａ，４０Ｂ上に堆積さ
せたが、その代わりに、多結晶シリコンから成る上層を
下層４０Ａ，４０Ｂ上に堆積させてもよい。こうして
［工程−３２０］にて得られたゲート電極の構成概念図
を図１の（Ｅ）に示す。

【００５４】あるいは又、［工程−３００］において、
非晶質シリコンから成る下層をゲート酸化膜１４上に堆
積させる代わりに、多結晶シリコンから成る下層をゲー
ト酸化膜１４上に堆積させてもよい。この場合、上層を
非晶質シリコンあるいは多結晶シリコンから構成するこ
とができる。こうして［工程−３２０］にて得られたゲ
ート電極の構成概念図を図１の（Ｆ）及び（Ｇ）に示
す。

【００５５】あるいは又、下層を多結晶シリコンから構
成し、上層を非晶質シリコンから構成し、上層にｎ型不
純物及びｐ型不純物をイオン注入した後に、かかる非晶
質シリコンを結晶化処理してもよい。この場合には、
［工程−３２０］において、結晶化処理（固相成長処
理）を、例えば、６５０゜Ｃ×１０時間の条件で行った
後、１０００゜Ｃ×１０秒のＲＴＡ処理を行い、イオン
注入された不純物の拡散処理を行えばよい。あるいは
又、実施例２にて説明した条件で結晶化処理及び不純物
拡散処理を行えばよい。こうして［工程−３２０］にて
得られたゲート電極の構成概念図を図１の（Ｈ）に示
す。更には、下層を非晶質シリコンから構成し、上層を
多結晶シリコンから構成し、若しくは、下層及び上層を
非晶質シリコンから構成し、上層にｎ型不純物及びｐ型
不純物をイオン注入した後に、かかる非晶質シリコンを
結晶化処理してもよい。こうして［工程−３２０］にて
得られたゲート電極の構成概念図を図１の（Ｉ）及び
（Ｊ）に示す。

【００５６】（実施例４）実施例４においても、配線材
料層は、非晶質シリコンから成る下層４０と、非晶質シ
リコンから成る上層４１の２層構造を有する。そして、
上層の上に金属化合物層を堆積させた後、金属化合物
層、並びに、上層及び下層をパターニングしてゲート電
極を形成する。尚、上層にイオン注入した後であって、
上層の上に金属化合物層を堆積させる前に、非晶質シリ
コンを結晶化処理して多結晶シリコンを得る。また、そ
の後、イオン注入されたｎ型不純物及びｐ型不純物を拡
散処理する。実施例４のデュアルゲート構造のＣＭＯＳ
型半導体装置においては、上層の上に金属化合物層が形
成されている。以下、図１４〜図１７を参照して、実施
例４を説明する。

【００５７】［工程−４００］先ず、実施例２の［工程
−２００］と同様の工程を経て、ｎ型不純物層１７Ａ及
びｐ型不純物層１７Ｂを形成する。尚、［工程−２０
０］における配線材料層１５Ａ，１５Ｂが、実施例３の
下層４０Ａ，４０Ｂに相当する。実施例３においては、
下層４０Ａ，４０Ｂの厚さを３０ｎｍとした。

【００５８】［工程−４１０］次いで、厚さ７０ｎｍの
非晶質シリコンから成る上層４１を下層４０Ａ，４０Ｂ
上に堆積させる。上層４１は、例えば、ＳｉＨ₄を原料
ガスとし、堆積温度を５５０゜Ｃとした減圧ＣＶＤ法に
て成膜することができる。

【００５９】［工程−４２０］次に、実施例２の［工程
−２１０］と同様に、リソグラフィ技術に基づきパター
ニングされたレジストマスク４２Ａを用いて、上層４１
に、例えば、加速電圧１０ｋｅＶ、ドーズ量５×１０¹⁵
／ｃｍ²の条件で、リンをイオン注入する。こうして、
ＮチャネルＭＯＳ型半導体装置形成予定領域１２の上層
４１Ａ（更には下層４０Ａ）にｎ型不純物がイオン注入
され、以て、ｎ⁺型配線材料層が形成される（図１４参
照）。一方、パターニングしたレジストマスク４２Ｂを
用いて、上層４１Ｂに、例えば、加速電圧５ｋｅＶ、ド
ーズ量５×１０¹⁵／ｃｍ²の条件で、ホウ素をイオン注
入する。こうして、ＰチャネルＭＯＳ型半導体装置形成
予定領域１３の上層４１Ｂ（更には下層４０Ｂ）にｐ型
不純物がイオン注入され、以て、ｐ⁺型配線材料層が形
成される（図１５参照）。

【００６０】［工程−４３０］その後、上層４１Ａ，４
１Ｂ及び下層４０Ａ，４０Ｂを構成する非晶質シリコン
を結晶化処理して多結晶シリコンを得る。尚、結晶化処
理（固相成長処理）の条件は、例えば、６５０゜Ｃ×１
０時間とすることができる。次いで、１０００゜Ｃ×１
０秒のＲＴＡ処理を行い、イオン注入された不純物の拡
散処理を行う。あるいは又、以下の条件で結晶化処理及
び不純物拡散処理を行うこともできる。昇温開始温度：６００゜Ｃ昇温速度：５゜Ｃ／分昇温終了温度：８００゜Ｃ昇温終了後：８００゜Ｃで１０分間、その状態を保持

【００６１】［工程−４４０］次に、上層４１Ａ，４１
Ｂの上に、実施例２の［工程−２２０］と同様に、例え
ばタングステンシリサイドから成る金属化合物層３０を
堆積させる。その後、実施例２の［工程−２３０］と同
様に、ＳｉＯ₂から成る厚さ１５０ｎｍのオフセット酸
化膜３１を全面に堆積させることが好ましい。次いで、
実施例２の［工程−２４０］と同様に、オフセット酸化
膜３１、金属化合物層３０、並びに上層４１Ａ，４１Ｂ
及び下層４０Ａ，４０Ｂをパターニングしてゲート電極
３１８Ａ，３１８Ｂを形成する（図１６参照）。

【００６２】［工程−４５０］次いで、実施例１の［工
程−１５０］における低濃度拡散領域１９Ａ，１９Ｂの
形成、ゲートサイドウオール２０の形成、及び高濃度拡
散領域（ソース・ドレイン領域）２１Ａ，２１Ｂの形
成、並びに［工程−１７０］と同様の工程を実行して、
デュアルゲート構造のＣＭＯＳ型半導体装置を完成させ
る（図１７参照）。

【００６３】実施例４にて得られたゲート電極の構成概
念図を図２の（Ｊ）に示す。尚、実施例４においては、
［工程−４００］において、非晶質シリコンから成る下
層をゲート酸化膜上に堆積させたが、その代わりに、多
結晶シリコンから成る下層をゲート酸化膜上に堆積させ
てもよい。こうして得られたゲート電極の構成概念図を
図２の（Ｈ）に示す。

【００６４】あるいは又、［工程−２００］において、
非晶質シリコンから成る下層をゲート酸化膜上に堆積さ
せ、［工程−４１０］において、多結晶シリコンから成
る上層を下層の上に堆積させてもよい。こうして得られ
たゲート電極の構成概念図を図２の（Ｉ）に示す。

【００６５】更には、下層及び上層を多結晶シリコンを
堆積させることによって形成した場合に得られるゲート
電極の構成概念図を図２の（Ｇ）に示す。また、下層を
非晶質シリコンを堆積させることによって形成し、更に
は、上層を非晶質シリコン又は多結晶シリコンを堆積さ
せることによって形成し、しかも、非晶質シリコンの結
晶化処理を行わない場合に得られるゲート電極の構成概
念図を図２の（Ｄ）及び（Ｅ）に示す。更には、下層を
多結晶シリコンを堆積させることによって形成し、上層
を非晶質シリコンを堆積させることによって形成し、し
かも、非晶質シリコンの結晶化処理を行わない場合に得
られるゲート電極の構成概念図を図２の（Ｆ）に示す。

【００６６】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した条件や各種の数値、成膜方
法は例示であり、適宜変更することができる。実施例に
おいては、金属シリサイド層をＣＶＤ法にて成膜した
が、その代わりに、スパッタ法や蒸着法にて形成するこ
ともできる。金属シリサイド層の代わりに、高融点金属
から成る金属層を、スパッタ法、電子ビーム蒸着法、Ｃ
ＶＤ法等で形成してもよいし、ＴｉＮ層を、スパッタ
法、ＣＶＤ法等で形成してもよい。

【００６７】

【発明の効果】本発明のデュアルゲート構造のＣＭＯＳ
型半導体装置及びその製造方法においては、ゲート酸化
膜を形成した後に、イオン注入法によってｎ型不純物層
及びｐ型不純物層を、チャネル領域の表面領域に相当す
る半導体基板の領域に形成するので、不純物層中の不純
物プロファイルの急峻性を保持することができ、不純物
層中の不純物が拡散して、チャネル領域に相当する半導
体基板中の不純物を補償することを抑制することがで
き、チャネル領域の不純物濃度を高濃度に維持すること
ができる。あるいは又、不純物層中の不純物が偏析して
不純物層の不純物濃度が低下するといった現象を抑制す
ることができる。その結果、ＭＯＳ型半導体装置の特性
の劣化を防止することができる。

【００６８】また、配線材料層上に金属層若しくは金属
化合物層を堆積させる前に、イオン注入されたｎ型不純
物及びｐ型不純物を拡散処理すれば、金属化合物層中若
しくは金属層中を拡散する不純物を減少させることがで
きる。更には、非晶質シリコンを結晶化して多結晶シリ
コンを得ることによって、ゲート電極を構成する多結晶
シリコンを大粒径化することができるので、粒界が減少
し、金属層若しくは金属シリサイド層中を拡散してきた
不純物が多結晶シリコン層中に拡散することを一層抑制
できる。その結果、不純物の相互拡散による閾値電圧の
変動を抑制し得る。

【図面の簡単な説明】

【図１】本発明におけるゲート電極の構成概念図の模式
的な断面図である。

【図２】本発明におけるゲート電極の構成概念図の模式
的な断面図である。

【図３】実施例１のデュアルゲート構造のＣＭＯＳ型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図４】図３に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。

【図５】図４に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。

【図６】図５に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。

【図７】図６に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。

【図８】図７に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。

【図９】実施例２のデュアルゲート構造のＣＭＯＳ型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１０】図１０に引き続き、実施例２の方法を説明す
るための半導体基板等の模式的な一部断面図である。

【図１１】実施例３のデュアルゲート構造のＣＭＯＳ型
半導体装置の製造方法を説明するための半導体基板等の
模式的な一部断面図である。

【図１２】図１１に引き続き、実施例３の方法を説明す
るための半導体基板等の模式的な一部断面図である。

【図１３】図１２に引き続き、実施例３の方法を説明す
るための半導体基板等の模式的な一部断面図である。

【図１４】実施例４のデュアルゲート構造のＣＭＯＳ型
半導体装置の製造方法を説明するための半導体基板等の
模式的な一部断面図である。

【図１５】図１４に引き続き、実施例４の方法を説明す
るための半導体基板等の模式的な一部断面図である。

【図１６】図１５に引き続き、実施例４の方法を説明す
るための半導体基板等の模式的な一部断面図である。

【図１７】図１６に引き続き、実施例４の方法を説明す
るための半導体基板等の模式的な一部断面図である。

【図１８】デュアルゲート構造のＣＭＯＳ型半導体装置
の模式的な一部断面図である。

【符号の説明】

１０半導体基板１１素子分離領域１２ＮチャネルＭＯＳ型半導体装置形成予定領域１３ＰチャネルＭＯＳ型半導体装置形成予定領域１４ゲート酸化膜１５，１５Ａ，１５Ｂ配線材料層１６Ａ，１６Ｂ，４２Ａ，４２Ｂレジストマスク１７Ａ，１７Ｂ不純物層１８Ａ，１８Ｂ，１１８Ａ，１１８Ｂ，２１８Ａ，２１
８Ｂ，３１Ａ，３１８Ｂゲート電極１９Ａ，１９Ｂ低濃度拡散領域２０ゲートサイドウオール２１Ａ，２１Ｂソース・ドレイン領域（高濃度拡散領
域）２２Ａ，２２Ｂチャネル領域２３ＴｉＳｉ_x層２４絶縁層２５配線３０金属化合物層３１オフセット酸化膜４０Ａ，４０Ｂ下層４１，４１Ａ，４１Ｂ上層

Claims

【特許請求の範囲】

【請求項１】（Ａ）ゲート酸化膜と、ｎ型不純物を含む
ゲート電極と、ｎ型ソース・ドレイン領域と、ｐ型チャ
ネル領域とから成るＮチャネルＭＯＳ型半導体装置、及
び、（Ｂ）ゲート酸化膜と、ｐ型不純物を含むゲート電極
と、ｐ型ソース・ドレイン領域と、ｎ型チャネル領域と
から成るＰチャネルＭＯＳ型半導体装置、から構成され
たデュアルゲート構造のＣＭＯＳ型半導体装置の製造方
法であって、（イ）多結晶シリコン若しくは非晶質シリコンから成る
配線材料層をゲート酸化膜上に堆積させた後、Ｎチャネ
ルＭＯＳ型半導体装置形成予定領域の該配線材料層を通
してｎ型不純物をイオン注入し、以て、ｐ型チャネル領
域の表面領域に相当する半導体基板の領域にｎ型不純物
層を形成し、ＰチャネルＭＯＳ型半導体装置形成予定領
域の該配線材料層を通してｐ型不純物をイオン注入し、
以て、ｎ型チャネル領域の表面領域に相当する半導体基
板の領域にｐ型不純物層を形成する工程と、（ロ）配線材料層をパターニングしてゲート電極を形成
する工程、を含むことを特徴とするデュアルゲート構造
のＣＭＯＳ型半導体装置の製造方法。
【請求項２】配線材料層は多結晶シリコンから成ること
を特徴とする請求項１に記載のデュアルゲート構造のＣ
ＭＯＳ型半導体装置の製造方法。
【請求項３】配線材料層は非晶質シリコンから成り、前記工程（イ）の後、非晶質シリコンから成る配線材料
層を結晶化処理して多結晶シリコン層から成るゲート電
極を形成することを特徴とする請求項１に記載のデュア
ルゲート構造のＣＭＯＳ型半導体装置の製造方法。
【請求項４】前記工程（イ）の後、配線材料層上に金属
層若しくは金属化合物層を堆積させる工程を更に含み、前記工程（ロ）において、該金属層若しくは金属化合物
層、並びに、配線材料層をパターニングしてゲート電極
を形成することを特徴とする請求項１に記載のデュアル
ゲート構造のＣＭＯＳ型半導体装置の製造方法。
【請求項５】前記工程（イ）の後であって配線材料層上
に金属層若しくは金属化合物層を堆積させる前に、イオ
ン注入されたｎ型不純物及びｐ型不純物を拡散処理する
ことを特徴とする請求項４に記載のデュアルゲート構造
のＣＭＯＳ型半導体装置の製造方法。
【請求項６】配線材料層は非晶質シリコンから成り、前記工程（イ）の後であって配線材料層上に金属層若し
くは金属化合物層を堆積させる前に、非晶質シリコンか
ら成る配線材料層を結晶化処理して多結晶シリコン層を
得ることを特徴とする請求項４に記載のデュアルゲート
構造のＣＭＯＳ型半導体装置の製造方法。
【請求項７】配線材料層は、多結晶シリコン若しくは非
晶質シリコンから成る下層と、多結晶シリコン若しくは
非晶質シリコンから成る上層の２層構造を有し、前記工程（イ）において、下層をゲート酸化膜上に堆積
させた後、ＮチャネルＭＯＳ型半導体装置形成予定領域
の該下層を通してｎ型不純物をイオン注入し、以て、ｐ
型チャネル領域の表面領域に相当する半導体基板の領域
にｎ型不純物層を形成し、ＰチャネルＭＯＳ型半導体装
置形成予定領域の該下層を通してｐ型不純物をイオン注
入し、以て、ｎ型チャネル領域の表面領域に相当する半
導体基板の領域にｐ型不純物層を形成し、次いで、該下層上に上層を堆積させた後、ＮチャネルＭ
ＯＳ型半導体装置形成予定領域の該上層にｎ型不純物を
イオン注入し、ＰチャネルＭＯＳ型半導体装置形成予定
領域の該上層にｐ型不純物をイオン注入することを特徴
とする請求項１に記載のデュアルゲート構造のＣＭＯＳ
型半導体装置の製造方法。
【請求項８】下層及び／又は上層は非晶質シリコンから
成り、前記工程（イ）の後、非晶質シリコンを結晶化処理して
多結晶シリコンから成るゲート電極を形成することを特
徴とする請求項７に記載のデュアルゲート構造のＣＭＯ
Ｓ型半導体装置の製造方法。
【請求項９】前記工程（イ）の後、上層の上に金属層若
しくは金属化合物層を堆積させる工程を更に含み、前記工程（ロ）において、該金属層若しくは金属化合物
層、並びに、上層及び下層をパターニングしてゲート電
極を形成することを特徴とする請求項７に記載のデュア
ルゲート構造のＣＭＯＳ型半導体装置の製造方法。
【請求項１０】前記工程（イ）の後であって上層の上に
金属層若しくは金属化合物層を堆積させる前に、イオン
注入されたｎ型不純物及びｐ型不純物を拡散処理するこ
とを特徴とする請求項９に記載のデュアルゲート構造の
ＣＭＯＳ型半導体装置の製造方法。
【請求項１１】下層及び／又は上層は非晶質シリコンか
ら成り、前記工程（イ）の後であって上層の上に金属層若しくは
金属化合物層を堆積させる前に、非晶質シリコンを結晶
化処理して多結晶シリコンを得ることを特徴とする請求
項９に記載のデュアルゲート構造のＣＭＯＳ型半導体装
置の製造方法。
【請求項１２】下層の厚さは２０乃至５０ｎｍであるこ
とを特徴とする請求項７に記載のデュアルゲート構造の
ＣＭＯＳ型半導体装置の製造方法。
【請求項１３】ｎ型不純物層を形成するためのｎ型不純
物のイオン注入ドーズ量は１×１０¹¹乃至９×１０¹³／
ｃｍ²であることを特徴とする請求項１に記載のデュア
ルゲート構造のＣＭＯＳ型半導体装置の製造方法。
【請求項１４】（Ａ）ゲート酸化膜と、ｎ型不純物を含
むゲート電極と、ｎ型ソース・ドレイン領域と、ｐ型チ
ャネル領域とから成るＮチャネルＭＯＳ型半導体装置、
及び、（Ｂ）ゲート酸化膜と、ｐ型不純物を含むゲート電極
と、ｐ型ソース・ドレイン領域と、ｎ型チャネル領域と
から成るＰチャネルＭＯＳ型半導体装置、から構成され
たデュアルゲート構造のＣＭＯＳ型半導体装置であっ
て、（イ）多結晶シリコン若しくは非晶質シリコンから成る
配線材料層をゲート酸化膜上に堆積させた後、Ｎチャネ
ルＭＯＳ型半導体装置形成予定領域の該配線材料層を通
してｎ型不純物をイオン注入することによって、ｐ型チ
ャネル領域の表面領域に相当する半導体基板の領域に形
成されたｎ型不純物層、（ロ）ＰチャネルＭＯＳ型半導体装置形成予定領域の該
配線材料層を通してｐ型不純物をイオン注入し、ｎ型チ
ャネル領域の表面領域に相当する半導体基板の領域に形
成されたｐ型不純物層、を備えていることを特徴とする
デュアルゲート構造のＣＭＯＳ型半導体装置。
【請求項１５】配線材料層の上に、金属層若しくは金属
化合物層が形成されていることを特徴とする請求項１４
に記載のデュアルゲート構造のＣＭＯＳ型半導体装置。
【請求項１６】配線材料層は、多結晶シリコン若しくは
非晶質シリコンから成る下層と、多結晶シリコン若しく
は非晶質シリコンから成る上層の２層構造を有し、前記ｎ型不純物層は、下層をゲート酸化膜上に堆積させ
た後、ＮチャネルＭＯＳ型半導体装置形成予定領域の該
下層を通してｎ型不純物をイオン注入することで形成さ
れ、前記ｐ型不純物層は、ＰチャネルＭＯＳ型半導体装
置形成予定領域の該下層を通してｐ型不純物をイオン注
入することによって形成されていることを特徴とする請
求項１４に記載のデュアルゲート構造のＣＭＯＳ型半導
体装置。
【請求項１７】上層の上に、金属層若しくは金属化合物
層が形成されていることを特徴とする請求項１６に記載
のデュアルゲート構造のＣＭＯＳ型半導体装置。