JP2002313950A

JP2002313950A - 半導体装置及びその製造方法

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Publication number: JP2002313950A
Application number: JP2001117231A
Authority: JP
Inventors: Kenichi Nagai; 謙一永井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-04-16
Filing date: 2001-04-16
Publication date: 2002-10-25
Anticipated expiration: 2021-04-16
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Abstract

(57)【要約】【課題】ＣＭＯＳトランジスタにおいて、フォトリソグ
ラフィ工程を追加せず、ＮＭＯＳトランジスタにおける
逆短チャネル効果を防止し、ＰＭＯＳトランジスタの閾
値を所望の値に制御するとともにパンチスルー耐圧の劣
化を防止する半導体装置を提供することを目的とする。【解決手段】半導体基板４表面に形成されたｐ及びｎウ
ェル５、６上にゲート絶縁膜９、ゲート電極１０、チャ
ネル領域７、８及びソース／ドレイン領域１４、１５を
有するＮＭＯＳ及びＰＭＯＳトランジスタが形成され、
ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル領域７、
８に、深さ方向の幅が一定の帯状のｐ型高濃度不純物領
域１６が配置し、かつＰＭＯＳトランジスタのチャネル
領域８に、ｐ型高濃度不純物領域１６のｐ型不純物濃度
を上回る量のｎ型不純物が存在する半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製法方法に関し、より詳細には、閾値電圧が良好に制御
された半導体装置及びその製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来か
ら、同一半導体基板上にＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタとを混載したＣＭＯＳトランジスタによ
り、低消費電力性に優れたＬＳＩを実現している。

【０００３】しかし、近年のＣＭＯＳトランジスタの微
細化、高集積化により、ＣＭＯＳトランジスタを構成す
るトランジスタのゲート長が短くなるにつれて閾値電圧
が低下する短チャネル効果が問題となっている。また、
特に、ＮＭＯＳトランジスタにおいては、図１０の白丸
で示したように、チャネルドープ法によってｐ型不純物
であるボロンをチャネル領域に導入することにより、チ
ャネル長が短くなるにつれて閾値電圧が一旦上昇すると
いう逆短チャネル効果が発生することが問題となってい
る。

【０００４】通常、ＮＭＯＳトランジスタを形成する場
合には、あらかじめチャネル領域に閾値電圧を調整する
ために、ｐ型不純物としてボロンイオンを導入してお
り、その後、ゲート電極等を形成し、ＬＤＤ領域やソー
ス／ドレイン領域形成のために、１×１０¹⁴〜１×１０
¹⁵ｃｍ^-2程度のｎ型不純物を半導体基板にイオン注入
し、さらにその後に不純物を活性化するために熱処理を
行う。

【０００５】しかし、ＬＤＤ領域やソース／ドレイン領
域の形成のためのイオン注入によって半導体基板の結晶
構造が破壊され、多量の点欠陥が生成され、このような
点欠陥が存在すると、熱処理した際に、チャネル領域に
存在するボロンイオンが点欠陥と対をなして、いわゆる
増速拡散とよばれる著しい拡散が起こり、チャネル領域
の両端部でボロン濃度が極端に高くなる（ボロンイオン
のパイルアップ）。

【０００６】したがって、ＮＭＯＳトランジスタにおい
て、チャネル長が短いほどチャネル領域のボロン濃度が
高くなりやすく、設計した値よりも閾値電圧が急激に上
昇する（C. S. Rafferty et al. “Explanation of Rev
erse Short Channel Effectby Defect Gradients”、Ｉ
ＥＤＭ９３、ｐ３１１〜３１４、参照）。

【０００７】このようなＮＭＯＳトランジスタにおける
逆短チャネル効果が顕著となると、わずかなゲート長の
変動によって閾値電圧が大きく変動し、閾値電圧の制御
性が悪くなる。

【０００８】そこで、逆短チャネル効果を抑制したＣＭ
ＯＳトランジスタの製法方法が、例えば、特開平８−１
８０４７号公報及び特開平８−７８６８２号公報等に提
案されている。

【０００９】これらの方法によれば、図１４に示したよ
うに、ＮＭＯＳ及びＰＭＯＳトランジスタ形成領域２
７、２８において、ソース／ドレイン領域３１、３２形
成のための不純物のイオン注入及び活性化アニールを行
った後に、ＮＭＯＳトランジスタ形成領域２７におい
て、ゲート電極３３を貫通する注入エネルギーにより、
ボロンイオンをチャネル領域に導入する（図１４中、２
９参照）。これにより、ソース／ドレイン領域３１、３
２形成のためのイオン注入時に生じた点欠陥を低減させ
ることができ、増速拡散が防止される。

【００１０】しかし、このようなチャネル領域へのボロ
ンイオンの注入を、ＮＭＯＳ及びＰＭＯＳトランジスタ
形成領域２７、２８の双方に対して行うと、ＰＭＯＳト
ランジスタ形成領域２８に注入されたボロンイオンに起
因して、ＰＭＯＳトランジスタの閾値電圧が低下し、さ
らにパンチスルー耐圧も低下するのみならず、ソース／
ドレイン領域３２下に新たな接合が形成されることとな
り、基板電位を適正に保つことができなくなるという問
題が生じる。

【００１１】このような問題を回避するために、図１５
に示したように、ＰＭＯＳトランジスタ形成領域２８を
レジストマスク３０により被覆した後、ＮＭＯＳトラン
ジスタ形成領域２７のチャネル領域にのみ、ボロンイオ
ンを注入する（図１５中、２９参照）場合には、ＰＭＯ
Ｓトランジスタ形成領域２８を被覆するためのフォトリ
ソグラフィ工程が増加するという問題が生じる。

【００１２】本発明は上記課題に鑑みなされたものであ
って、ＣＭＯＳトランジスタにおいて、フォトリソグラ
フィ工程を追加することなく、さらにボロンイオンの増
速拡散を防止して、ＮＭＯＳトランジスタの逆短チャネ
ル効果を抑制し、同時にＰＭＯＳトランジスタの閾値を
所望の値に制御するとともにパンチスルー耐圧の劣化を
防止して、ＰＭＯＳトランジスタ特性を適正に維持する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】本発明によれば、半導体
基板表面に形成されたｐウェルとｎウェルとの上に、そ
れぞれ、ゲート絶縁膜、ゲート電極、チャネル領域及び
ソース／ドレイン領域を有するＮＭＯＳトランジスタと
ＰＭＯＳトランジスタが形成されて構成されるＣＭＯＳ
トランジスタであって、前記ＮＭＯＳ及びＰＭＯＳトラ
ンジスタのチャネル領域に、深さ方向の幅が一定の帯状
のｐ型高濃度不純物領域が配置しており、かつ、前記Ｐ
ＭＯＳトランジスタのチャネル領域に、前記ｐ型高濃度
不純物領域のｐ型不純物濃度を上回る量のｎ型不純物が
存在する半導体装置が提供される。

【００１４】また、本発明によれば、（ａ）半導体基板
上のＮＭＯＳ及びＰＭＯＳトランジスタ形成領域に、ｐ
ウェル及びｎウェル、ゲート絶縁膜及びゲート電極をそ
れぞれ形成する工程、（ｂ）前記ＮＭＯＳ及びＰＭＯＳ
トランジスタ形成領域に、該ゲート電極をマスクとして
ｎ型又はｐ型不純物をイオン注入し、熱処理を行ってソ
ース／ドレイン領域をそれぞれ形成する工程、（ｃ）前
記半導体基板全面に前記ゲート電極を貫通してｐ型不純
物をイオン注入し、熱処理を行って、前記ゲート電極直
下のチャネル領域に深さ方向の幅が一定の帯状のｐ型高
濃度不純物領域を、その一部又は全部が配置するように
形成する工程を含む半導体装置の製造方法が提供され
る。

【００１５】

【発明の実施の形態】本発明の半導体装置は、半導体基
板表面に形成されたｐウェルとｎウェルとの上に、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタがそれぞれ形
成されて構成されるＣＭＯＳトランジスタである。

【００１６】本発明の半導体装置に使用される半導体基
板は、シリコン、ゲルマニウム等の元素半導体基板、Ｇ
ａＡｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基
板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用
いることができる。なかでもシリコン基板が好ましい。
また、半導体基板は、その表面にトランジスタ、キャパ
シタ等の半導体素子や回路；配線層；ＬＯＣＯＳ膜、ト
レンチ素子分離膜、ＳＴＩ（Shallow Trench Isolatio
n）膜等の素子分離領域；絶縁膜等が組み合わせられて
形成されていてもよい。

【００１７】ｐウェルとｎウェルとは、少なくとも１つ
ずつ半導体基板表面に形成されていてばよく、これらの
ウェルの不純物濃度は、特に限定されるものではない
が、例えば、１０¹⁷〜１０¹⁸ｃｍ^-3程度である。

【００１８】ｐウェルとｎウェルとの上には、それぞれ
ＮＭＯＳトランジスタとＰＭＯＳトランジスタが形成さ
れている。これらのトランジスタは、ゲート絶縁膜、ゲ
ート電極、チャネル領域及びソース／ドレイン領域を有
している。ここでのゲート絶縁膜、ゲート電極、ソース
／ドレイン領域は、通常ＣＭＯＳトランジスタに用いら
れるようなＮＭＯＳトランジスタやＰＭＯＳトランジス
タを構成することができるものであれば、その材料、膜
厚、形状及び大きさ、不純物濃度等は特に限定されな
い。例えば、ゲート絶縁膜は、シリコン酸化膜により形
成されていることが適当であり、膜厚は１〜１０ｎｍ程
度が挙げられる。ゲート電極は、ポリシリコンにより形
成されていることが適当であり、膜厚は７０〜５００ｎ
ｍ程度が挙げられる。ソース／ドレイン領域は、不純物
濃度が、例えば、１０¹⁸〜１０²⁰ｃｍ^-3程度が挙げられ
る。なお、ゲート電極の側壁には、絶縁膜によりサイド
ウォールスペーサが形成されていてもよい。また、ソー
ス／ドレイン領域は、チャネル領域側にＬＤＤ領域を備
えていてもよい。

【００１９】チャネル領域には、ＮＭＯＳ及びＰＭＯＳ
トランジスタの何れにおいても、ｐウェルにおけるｐ型
不純物よりも高濃度にｐ型不純物が含有された領域、つ
まりｐ型高濃度不純物領域が、一定の深さ方向の幅を有
する帯状に配置している。ここで、チャネル領域とは、
通常トランジスタがオンする場合に反転する領域のみな
らず、一般にチャネル注入で閾値電圧が制御できる範囲
の領域をも包含する。例えば、チャネル領域の幅は、ゲ
ート絶縁膜下の半導体基板表面から３０ｎｍ程度の範囲
が挙げられる。

【００２０】ｐ型高濃度不純物領域は、得ようとするＣ
ＭＯＳの特性、サイズ等により異なるが、少なくとも２
０ｎｍ程度の幅でチャネル領域に配置していることが好
ましい。ただし、ｐ型高濃度不純物領域の深さ方向の全
幅がこれ以上の場合には、その深さ方向の全領域におい
てチャネル領域とオーバーラップしていてもよいが、ｐ
型高濃度不純物領域の一部がゲート絶縁膜やゲート電極
内に及んでいてもよい。ｐ型高濃度不純物領域の深さ方
向の全幅は、５０〜１００ｎｍ程度が適当である。ｐ型
高濃度不純物領域に含有されるｐ型不純物濃度は、得よ
うとするＮＭＯＳトランジスタの動作電圧、閾値等によ
って適宜調整することができ、例えば、１０¹⁷〜１０¹⁸
ｃｍ^-3程度が挙げられる。ここで、ｐ型高濃度不純物領
域は、ｐ型不純物の注入ピーク一を中心にして全注入量
の５０％程度のイオンを含む幅を意味する。例えば、ガ
ウス分布関数によると、ピーク一から片側ΔＲｐの０．
６７５倍の範囲内に全イオンの５０％が存在することと
なる。ΔＲｐは不純物の注入エネルギー等によって変動
するので、例えば、ボロンでは、４０ｋｅＶのときΔＲ
ｐ＝４０ｎｍ、幅は５４ｎｍであり、７０ｋｅＶのとき
ΔＲｐ＝６０ｎｍ、幅は８１ｎｍである。

【００２１】なお、ＰＭＯＳトランジスタのチャネル領
域においては、ｐ型高濃度不純物領域が、ＮＭＯＳトラ
ンジスタのチャネル領域と同様に配置していたとして
も、ｎ型不純物がｐ型不純物濃度を上回る量で含有され
ており、結果として、ｎ型の導電型を示す。ここでのｎ
型不純物は、ｐ型高濃度不純物領域におけるｐ型不純物
により相殺された後の濃度として、１０¹⁷〜１０¹⁸ｃｍ
^-3程度が挙げられる。

【００２２】また、ｐ型高濃度不純物領域は、ＮＭＯＳ
及びＰＭＯＳトランジスタのチャネル領域のみならず、
ソース／ドレイン領域とウェルとの境界を含む領域に、
それぞれ配置していてもよい。また、ＬＤＤ領域が形成
されている場合には、ＬＤＤ領域内の一部に又はＬＤＤ
領域とウェルとの境界を含む領域に、それぞれ配置して
いてもよい。

【００２３】本発明の半導体装置の製造方法において
は、まず、工程（ａ）において、半導体基板上のＮＭＯ
Ｓ及びＰＭＯＳトランジスタ形成領域に、ｐウェル及び
ｎウェル、ゲート絶縁膜及びゲート電極をそれぞれ形成
する。ｐウェル及びｎウェルは、公知の方法、例えば、
フォトリソグラフィ及びエッチング工程により、各領域
上に開口を有するレジストマスクを形成し、このレジス
トマスクを用いてｐ型又はｎ型の不純物をそれぞれイオ
ン注入することにより形成することができる。また、ゲ
ート絶縁膜及びゲート電極は、当該分野で公知の方法に
より成膜し、パターニングすることにより形成すること
ができる。

【００２４】なお、特にＰＭＯＳトランジスタ形成領域
には、ｎウェルを形成するためのｎ型不純物をイオン注
入した後又はその前に、ｎウェルを形成するために使用
するレジストマスクを利用して、半導体基板表面に、ｐ
型高濃度不純物領域に導入されるｐ型不純物濃度を上回
る量のｎ型不純物を導入しておくことが好ましい。この
場合のイオン注入は、例えば、得ようとするＣＭＯＳの
特性、動作電圧、サイズ、ｐ型高濃度不純物領域の不純
物濃度等により適宜調整することができ、例えば、砒素
イオンを、１〜５×１０¹³ｃｍ^-2程度のドーズ、１２０
ｋｅＶ程度の加速エネルギーが挙げられる。

【００２５】また、ＬＤＤ領域を形成する場合には、ゲ
ート電極を形成した後、工程（ｂ）の前に、ゲート電極
をマスクとして用いてｐ型又はｎ型の不純物をイオン注
入することにより、ＬＤＤ領域を形成し、その後、ゲー
ト電極を含む半導体基板上全面に絶縁膜を形成し、エッ
チバックすることにより、ゲート電極の側壁にサイドウ
ォールスペーサを形成することが好ましい。ＬＤＤ領域
形成のイオン注入は、例えば、砒素イオンを５〜２０ｋ
ｅＶ程度の加速エネルギー、１×１０¹⁴〜１０ ¹⁵ｃｍ^-2
程度のドーズ又はＢＦ₂ ⁺を５〜２０ｋｅＶ程度の加速エ
ネルギー、１×１０¹⁴〜１０¹⁵ｃｍ^-2程度のドーズで行
うことができる。

【００２６】次いで、工程（ｂ）において、ＮＭＯＳ及
びＰＭＯＳトランジスタ形成領域に、ゲート電極（ある
いはゲート電極とサイドウォールスペーサ）をマスクと
してｎ型又はｐ型不純物をイオン注入し、熱処理を行っ
てソース／ドレイン領域をそれぞれ形成する。ここでの
イオン注入の条件は特に限定されるものではなく、例え
ば、砒素イオンを３０〜５０ｋｅＶ程度の加速エネルギ
ー、５×１０¹⁴〜５×１０¹⁵ｃｍ^-2程度のドーズ又はＢ
Ｆ₂ ⁺を１０〜５０ｋｅＶ程度の加速エネルギー、５×１
０¹⁴〜５×１０¹⁵ｃｍ^-2程度のドーズが挙げられる。熱
処理は、ランプアニール、炉アニール、ＲＴＡ法等の種
々の方法によって行うことができる。例えば、ランプア
ニールにより、１０００〜１１００℃程度の温度範囲、
５〜２０秒間程度が挙げられる。

【００２７】工程（ｃ）において、半導体基板全面にゲ
ート電極を貫通してｐ型不純物をイオン注入し、熱処理
を行って、ゲート電極直下のチャネル領域に深さ方向の
幅が一定の帯状のｐ型高濃度不純物領域を、その一部又
は全部が配置するように形成する。ここでのイオン注入
は、ゲート電極の膜厚、ソース／ドレイン領域の深さ、
イオン種等により適宜調整することができ、例えば、イ
オン注入の注入ピーク深さが、ゲート電極の下半分から
ソース／ドレイン領域の深さの上半分の範囲内になるよ
うに設定することができ、ゲート絶縁膜とチャネル領域
表面との境界付近になるように設定することが好まし
く、さらに、ソース／ドレイン領域とウェルとの境界付
近になるように設定することが好ましく、ソース／ドレ
イン領域とウェルとの境界直下になるように設定するこ
とがより好ましい。具体的には、ボロンイオン又はＢＦ
₂ ⁺を、５０〜９０ｋｅＶ程度の加速エネルギー、１×１
０¹²〜１０¹³ｃｍ^-2程度のドーズでイオン注入すること
が挙げられる。また、別の観点から、上記ゲート絶縁膜
及びゲート電極の膜厚、ソース／ドレイン領域の不純物
濃度等を考慮して、イオン注入の注入ピーク深さが、１
００〜３００ｎｍ程度に設定することができる。また、
熱処理は、上記と同様の方法により行うことができる。
このようなイオン注入及び熱処理を行うことにより、最
終的に、ｐ型高濃度不純物領域が、その一部又は全部を
チャネル領域に配置することができる。

【００２８】本発明の半導体装置の製造方法では、上記
一連の工程の後、さらに、層間絶縁膜の形成、コンタク
トホールの形成、配線層の形成、半導体基板表面又は得
られた半導体基板表面の洗浄等の半導体プロセスにおけ
る工程を任意に組み合わせることにより、本発明の半導
体装置を完成させることができる。

【００２９】以下に本発明の半導体装置及びその製造方
法を、図面に基づいて詳しく説明する。

【００３０】この実施の形態における半導体装置である
ＣＭＯＳトランジスタ３７は、図１に示したように、素
子分離絶縁膜１を有するシリコン基板４上に形成された
ＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ３とか
ら構成される。

【００３１】ＮＭＯＳトランジスタ２は、シリコン基板
４表面に形成されたｐウェル５上にゲート絶縁膜９を介
してゲート電極１０が形成されており、ゲート電極１０
の側壁にはサイドウォールスペーサ１３が形成されてい
る。また、チャネル領域７に隣接して、サイドウォール
スペーサ１３直下には、ＬＤＤ領域１１が形成されてお
り、ＬＤＤ領域１１に隣接してソース／ドレイン領域１
４が形成されている。また、チャネル領域７には、深さ
方向に一定の幅（例えば、８０ｎｍ程度）を有し、１０
¹⁷〜１０¹⁸ｃｍ^-3程度のボロンイオンを含む帯状のｐ型
高濃度不純物領域１６が形成されている。

【００３２】なお、図２に示したように、ｐ型高濃度不
純物領域１６は、その一部がチャネル領域７に配置して
いるのであれば、ゲート絶縁膜９やゲート電極１０内に
配置していてもよい。

【００３３】また、ＮＭＯＳトランジスタ２の閾値電圧
は、ｐ型高濃度不純物領域１６の不純物濃度を調整する
ことにより制御することができる。

【００３４】ＰＭＯＳトランジスタ３は、シリコン基板
４表面に形成されたｎウェル６上に、ＮＭＯＳトランジ
スタ２と同様に、ゲート絶縁膜９、ゲート電極１０、サ
イドウォールスペーサ１３が形成されており、チャネル
領域８に隣接して、ＬＤＤ領域１２、ソース／ドレイン
領域１５が形成されている。また、チャネル領域８に
は、ＮＭＯＳトランジスタ２と同様に、ｐ型高濃度不純
物領域１６が形成されている。

【００３５】なお、ＰＭＯＳトランジスタ３のチャネル
領域８は、砒素イオンが１０¹⁷〜１０¹⁸ｃｍ^-3程度の濃
度で導入されているため、ｐ型高濃度不純物１６の導電
型は相殺されている。また、ＰＭＯＳトランジスタ３の
ソース／ドレイン領域１５では、ｐ型高濃度不純物領域
１６は、ソース／ドレイン領域１５の直下に位置するた
め、ＰＭＯＳトランジスタ３のパンチスルー耐圧劣化を
防止し、ソース／ドレイン領域１５の下に新たな接合が
形成されることはないので、基板電位を適正に保つこと
ができる。

【００３６】このような半導体装置は、以下の方法によ
り形成することができる。

【００３７】まず、図３（ａ）に示したように、ｐ型シ
リコン基板４に素子分離絶縁膜１を形成し、ＮＭＯＳト
ランジスタ形成領域１７とＰＭＯＳトランジスタ形成領
域１８とに分離する。次いで、シリコン基板４全面に注
入保護膜としてシリコン酸化膜１９を形成する。

【００３８】その後、図３（ｂ）に示したように、ＰＭ
ＯＳトランジスタ形成領域１８を被覆するレジストマス
ク２０を形成し、ＮＭＯＳトランジスタ形成領域１７に
ｐ型不純物としてボロンイオンを注入してｐウェル５を
形成する。

【００３９】同様に、図４（ｃ）に示したように、ＰＭ
ＯＳトランジスタ形成領域１８にｎ型不純物としてリン
イオンを注入してｎウェル６を形成する。

【００４０】次いで、砒素イオンを１０¹³ｃｍ^-2程度の
ドーズで注入してチャネル領域８を形成する。

【００４１】続いて、シリコン酸化膜１９をウェットエ
ッチングした後、図４（ｄ）に示したように、シリコン
基板４全面に膜厚３．４ｎｍ程度のゲート絶縁膜９及び
膜厚１５０ｎｍ程度のポリシリコン膜２２を形成する。

【００４２】次いで、図５（ｅ）に示したように、ゲー
ト絶縁膜９及びポリシリコン膜２２をパターニングして
ゲート電極１０を形成する。

【００４３】その後、図５（ｆ）に示したように、ＰＭ
ＯＳトランジスタ形成領域１８を被覆するレジストマス
ク２３を形成し、ＮＭＯＳトランジスタ形成領域１７に
ｎ型不純物として砒素イオンを、１０ｋｅＶの加速エネ
ルギー、５×１０¹⁴ｃｍ^-2で注入して、ＬＤＤ領域１１
をシリコン基板４表面に形成する。

【００４４】続いて、図６（ｇ）に示したように、ＮＭ
ＯＳトランジスタ形成領域１７を被覆するレジストマス
ク２４を形成し、ＰＭＯＳトランジスタ形成領域１８に
ｐ型不純物としてＢＦ₂ ⁺を、１０ｋｅＶの加速エネルギ
ー、１．２×１０¹⁴ｃｍ^-2で注入して、ＬＤＤ領域１２
をシリコン基板４表面に形成する。

【００４５】次いで、シリコン基板４全面にシリコン窒
化膜を形成し、エッチバックすることにより、図６
（ｈ）に示したように、ゲート電極１０の側壁にサイド
ウォールスペーサ１３を形成する。

【００４６】その後、図７（ｉ）に示したように、ＰＭ
ＯＳトランジスタ形成領域１８を被覆するレジストマス
ク２５を形成し、ＮＭＯＳトランジスタ形成領域１７に
ｎ型不純物として砒素イオンを、５０ｋｅＶの加速エネ
ルギー、３×１０¹⁵ｃｍ^-2のドーズで注入して、ソース
／ドレイン領域１４をシリコン基板４表面に形成する。

【００４７】同様に、図７（ｊ）に示したように、ＮＭ
ＯＳトランジスタ形成領域１７を被覆するレジストマス
ク２６を形成し、ＰＭＯＳトランジスタ形成領域１８に
ｐ型不純物としてＢＦ₂ ⁺を、３０ｋｅＶの加速エネルギ
ー、２×１０¹⁵ｃｍ^-2で注入して、ソース／ドレイン領
域１５をシリコン基板４表面に形成する。なお、この段
階では、ソース／ドレイン領域１４、１５は電気的にま
だ不活性であり、その周辺には多数の点欠陥が存在す
る。

【００４８】次に、例えば１０５０℃で１０秒間のラン
プ加熱により、活性化アニールを行う。これにより、ソ
ース／ドレイン領域１４、１５が活性化されるととも
に、点欠陥が消滅する。

【００４９】続いて、図８（ｋ）に示したように、ボロ
ンイオンを、７０ｋｅＶの加速エネルギー、１０¹²〜１
０¹³ｃｍ^-2程度のドーズで、ゲート電極を貫通させてシ
リコン基板４全表面にイオン注入し、ｐ型高濃度不純物
領域１６を形成する。このとき、ゲート電極１０が形成
された領域でのイオン注入のピーク深さは、ゲート電極
１０下方からソース／ドレイン領域１４、１５の深さの
半分の範囲内にくるように設定し、ｐ型高濃度不純物領
域１６の深さ方向の全部又は一部がチャネル領域７、８
内に配置するように設定する。なお、ソース／ドレイン
領域１４、１５でのイオン注入のピーク深さは、ソース
／ドレイン領域１４、１５直下にくるように設定する。
つまり、イオン注入のピーク深さはゲート電極の厚さと
ソース／ドレイン領域の深さに応じて調整する。

【００５０】その後、上記と同様に、再度活性化アニー
ルを行い、ｐ型高濃度不純物領域１６を活性化させる。
このとき、１回目の熱処理で点欠陥はすでに消滅してい
るので、ボロンイオンの増速拡散が起こることはない。

【００５１】上記のような半導体装置の製造方法で作成
したＣＭＯＳトランジスタにおけるＮＭＯＳトランジス
タでは、図９に示したように、ゲート電極１０が形成さ
れた領域での深さ方向のボロンイオンの分布は、従来法
で見られるような基板表面でのボロン濃度の急激な上昇
が見られず、増速拡散が発生していないことを示す。

【００５２】また、このようなＮＭＯＳトランジスタの
閾値電圧変動量（逆チャネル効果の度合い）を図１０に
示す。このようなＮＭＯＳトランジスタにおいては、増
速拡散が発生していないので、従来法のようにチャネル
長が短い場合でも、閾値上昇が見られず、逆短チャネル
効果が十分に抑制されていることが分かる。

【００５３】さらに、上記のような半導体装置の製造方
法で作成したＣＭＯＳトランジスタにおけるＰＭＯＳト
ランジスタにおけるパンチスルー耐圧のゲート依存性
を、図１１に示す。なお、ここでのパンチスルー耐圧と
は、ゲート電圧が０Ｖ（Ｖｇｓ＝Ｖｂｓ＝Ｖｓ＝０Ｖ）
で１μＡのドレイン電流Ｉｄが流れるときのドレイン電
圧で定義される。この実施例では、電源電圧として１．
８Ｖを使用している。

【００５４】図１１によれば、このようなＰＭＯＳトラ
ンジスタでは従来法と比較しても、耐圧の劣化が見られ
ない。

【００５５】また、このようなＰＭＯＳトランジスタの
閾値電圧の基板バイアス電圧依存性を、図１２に示す。
ここでの基板バイアス電圧依存性とは、基板電圧を変動
させたときの３極管閾値電圧の変動量で定義され、Ｖｄ
ｓ＝０．０５Ｖ、Ｖｓ＝０Ｖ、Ｖｂｓを変動させてＧｍ
Ｍａｘ時のＶｇ−Ｉｄ曲線の接線の外挿で閾値電圧を読
み取った。

【００５６】図１２によれば、このようなＰＭＯＳトラ
ンジスタでは、従来法と比較しても、差異はみられな
い。

【００５７】上記のような半導体装置の製造方法で作成
したＣＭＯＳトランジスタにおけるＮＭＯＳ及びＰＭＯ
Ｓトランジスタにおける接合ダイオード特性を、図１３
に示す。ここでの接合ダイオード特性とは、ＰＮ接合に
おいて逆バイアスを印加した場合のＩ−Ｖ特性であり、
動作電圧（１．８Ｖ）時の電流量（漏れ電流量）の上限
と真性破壊電圧に上限を設けている。基板電位Ｖｂｓ＝
０Ｖに固定、ソース／ドレイン領域に０〜１０Ｖの逆バ
イアスを印加してＩ−Ｖ曲線を得た。

【００５８】図１３によれば、いずれのトランジスタに
おいても適正な耐圧が得られている。従来法のように、
ＰＭＯＳトランジスタ領域をマスクすることなくＮＭＯ
Ｓトランジスタの閾値制御用のボロンイオンを、ゲート
電極を貫いて全面注入しても、注入ピーク深さを調整す
ることにより、ＰＭＯＳトランジスタで適正な特性を得
ることができる。

【００５９】

【発明の効果】本発明によれば、ＮＭＯＳ及びＰＭＯＳ
トランジスタのチャネル領域に、深さ方向の幅が一定の
帯状のｐ型高濃度不純物領域が配置しており、かつ、前
記ＰＭＯＳトランジスタのチャネル領域に、前記ｐ型高
濃度不純物領域のｐ型不純物濃度を上回る量のｎ型不純
物が存在するため、フォトリソグラフィ工程を最小限に
とどめながら、ＮＭＯＳトランジスタの逆短チャネル効
果による閾値のシフトを防止することができるととも
に、ＰＭＯＳトランジスタにおいては、良好なパンチス
ルー耐圧を維持することができる。

【００６０】また、ＮＭＯＳトランジスタのソース／ド
レイン領域とｐウェルとの境界を含む領域及びＰＭＯＳ
トランジスタのソース／ドレイン領域とｎウェルとの境
界を含む領域に、それぞれｐ型高濃度不純物領域が配置
する場合には、特にＰＭＯＳトランジスタにおいてソー
ス／ドレイン領域下に新たな接合が形成されることな
く、ウェル電位を適切に制御することが可能となる。

【００６１】さらに、本発明によれば、ソース／ドレイ
ン領域形成のためのイオン注入をした後、活性化のため
の熱処理を行い、その後、半導体基板上全面に、ゲート
電極を貫通してｐ型不純物をイオン注入して熱処理を行
うため、ＮＭＯＳトランジスタにおける増速拡散による
逆短チャネル効果による閾値のシフトを、フォトリソグ
ラフィ工程を追加することなく簡便な方法によって、有
効に防止することができる。よって、製造コストの削減
及びＣＭＯＳトランジスタの特性の劣化を防止して歩留
まりの向上を実現することができる。

【００６２】特に、工程（ｃ）でのイオン注入における
注入ピーク深さが、ゲート電極の下半分からソース／ド
レイン領域の深さの上半分の範囲内となるとともに、ソ
ース／ドレイン領域とウェルとの境界直下になるように
設定する場合には、ＰＭＯＳトランジスタにおいて新た
なＰＮ接合の形成を回避することができ、容易にウェル
電位を適切に制御することが可能となるとともに、パン
チスルー耐圧の劣化を回避することができる。

【００６３】また、工程（ａ）のｎウェル形成の直前又
は直後に、半導体基板表面に、ｐ型高濃度不純物領域に
導入されるｐ型不純物濃度を上回る量のｎ型不純物を導
入する場合には、高濃度のｐ型不純物を確実に相殺する
ことができ、ＰＭＯＳトランジスタの閾値電圧を容易に
制御することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の要部の概略断面図であ
る。

【図２】本発明の別の半導体装置の要部の概略断面図で
ある。

【図３】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図４】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図５】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図６】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図７】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図８】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図９】本発明の半導体装置におけるＮＭＯＳトランジ
スタのゲート電極部分のボロンイオンの深さ方向の分布
をシュミレーションした図である。

【図１０】本発明の半導体装置におけるＮＭＯＳトラン
ジスタの閾値電圧の変動を示す特性図である。

【図１１】本発明の半導体装置におけるＰＭＯＳトラン
ジスタのパンチスルー耐圧のゲート長依存性を示す特性
図である。

【図１２】本発明の半導体装置におけるＰＭＯＳトラン
ジスタの閾値電圧の基板バイアス電圧依存性を示す特性
図である。

【図１３】本発明の半導体装置におけるＮＭＯＳ及びＰ
ＭＯＳトランジスタの接合ダイオード特性を示す図であ
る。

【図１４】従来のＣＭＯＳトランジスタの製造方法を説
明するためのＣＭＯＳトランジスタの概略断面図であ
る。

【図１５】従来のＣＭＯＳトランジスタの構成を示す要
部の概略断面図である。

【符号の説明】

１素子分離絶縁膜２ＮＭＯＳトランジスタ３ＰＭＯＳトランジスタ４シリコン基板５ｐウェル６ｎウェル７、８チャネル領域９ゲート絶縁膜１０ゲート電極１１、１２ＬＤＤ領域１３サイドウォールスペーサ１４、１５ソース／ドレイン領域１６ｐ型高濃度不純物領域１７ＮＭＯＳトランジスタ形成領域１８ＰＭＯＳトランジスタ形成領域１９シリコン酸化膜２０、２１、２３、２４、２５、２６レジストマスク２２ポリシリコン膜３７ＣＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ３０１Ｘ６１３Ａ６１６ＡＦターム(参考） 5F048 AA09 AC03 BA01 BA14 BA15 BA16 BC06 BD04 BE03 BF04 BF05 BG14 DA27 5F110 AA08 AA16 AA30 BB04 CC02 DD01 DD05 DD11 EE09 EE32 GG02 GG03 GG12 GG32 GG34 GG52 HJ01 HJ13 HJ23 HM15 QQ08 5F140 AA06 AA18 AA40 AB03 AC01 AC36 BA01 BA03 BA07 BA09 BB13 BC02 BC06 BC09 BC17 BF01 BF04 BG08 BG14 BG53 BH15 BH33 BH38 BK02 BK13 BK21 BK22 CB08 CF09

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成されたｐウェルと
ｎウェルとの上に、それぞれ、ゲート絶縁膜、ゲート電
極、チャネル領域及びソース／ドレイン領域を有するＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタが形成され
て構成されるＣＭＯＳトランジスタであって、前記ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル領域
に、深さ方向の幅が一定の帯状のｐ型高濃度不純物領域
が配置しており、かつ、前記ＰＭＯＳトランジスタのチ
ャネル領域に、前記ｐ型高濃度不純物領域のｐ型不純物
濃度を上回る量のｎ型不純物が存在することを特徴とす
る半導体装置。
【請求項２】ＮＭＯＳトランジスタのソース／ドレイ
ン領域とｐウェルとの境界を含む領域及びＰＭＯＳトラ
ンジスタのソース／ドレイン領域とｎウェルとの境界を
含む領域に、それぞれｐ型高濃度不純物領域が配置され
てなる請求項１に記載の半導体装置。
【請求項３】（ａ）半導体基板上のＮＭＯＳ及びＰＭ
ＯＳトランジスタ形成領域に、ｐウェル及びｎウェル、
ゲート絶縁膜及びゲート電極をそれぞれ形成する工程、
（ｂ）前記ＮＭＯＳ及びＰＭＯＳトランジスタ形成領域
に、該ゲート電極をマスクとしてｎ型又はｐ型不純物を
イオン注入し、熱処理を行ってソース／ドレイン領域を
それぞれ形成する工程、（ｃ）前記半導体基板全面に前
記ゲート電極を貫通してｐ型不純物をイオン注入し、熱
処理を行って、前記ゲート電極直下のチャネル領域に深
さ方向の幅が一定の帯状のｐ型高濃度不純物領域を、そ
の一部又は全部が配置するように形成する工程を含むこ
とを特徴とする半導体装置の製造方法。
【請求項４】工程（ｃ）でのイオン注入における注入
ピーク深さが、ゲート電極の下半分からソース／ドレイ
ン領域の深さの上半分の範囲内となるとともに、ソース
／ドレイン領域とウェルとの境界直下になるように設定
する請求項３に記載の方法。
【請求項５】工程（ａ）のｎウェル形成の直前又は直
後に、半導体基板表面に、ｐ型高濃度不純物領域に導入
されるｐ型不純物濃度を上回る量のｎ型不純物を導入す
る請求項３又は４に記載の方法。