JP2002313950A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002313950A
JP2002313950A JP2001117231A JP2001117231A JP2002313950A JP 2002313950 A JP2002313950 A JP 2002313950A JP 2001117231 A JP2001117231 A JP 2001117231A JP 2001117231 A JP2001117231 A JP 2001117231A JP 2002313950 A JP2002313950 A JP 2002313950A
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Abstract

(57)【要約】 【課題】CMOSトランジスタにおいて、フォトリソグ
ラフィ工程を追加せず、NMOSトランジスタにおける
逆短チャネル効果を防止し、PMOSトランジスタの閾
値を所望の値に制御するとともにパンチスルー耐圧の劣
化を防止する半導体装置を提供することを目的とする。 【解決手段】半導体基板4表面に形成されたp及びnウ
ェル5、6上にゲート絶縁膜9、ゲート電極10、チャ
ネル領域7、8及びソース/ドレイン領域14、15を
有するNMOS及びPMOSトランジスタが形成され、
NMOS及びPMOSトランジスタのチャネル領域7、
8に、深さ方向の幅が一定の帯状のp型高濃度不純物領
域16が配置し、かつPMOSトランジスタのチャネル
領域8に、p型高濃度不純物領域16のp型不純物濃度
を上回る量のn型不純物が存在する半導体装置。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は半導体装置及びその
製法方法に関し、より詳細には、閾値電圧が良好に制御
された半導体装置及びその製造方法に関する。

【0002】

【従来の技術及び発明が解決しようとする課題】従来か
ら、同一半導体基板上にNMOSトランジスタとPMO
Sトランジスタとを混載したCMOSトランジスタによ
り、低消費電力性に優れたLSIを実現している。

【0003】しかし、近年のCMOSトランジスタの微
細化、高集積化により、CMOSトランジスタを構成す
るトランジスタのゲート長が短くなるにつれて閾値電圧
が低下する短チャネル効果が問題となっている。また、
特に、NMOSトランジスタにおいては、図10の白丸
で示したように、チャネルドープ法によってp型不純物
であるボロンをチャネル領域に導入することにより、チ
ャネル長が短くなるにつれて閾値電圧が一旦上昇すると
いう逆短チャネル効果が発生することが問題となってい
る。

【0004】通常、NMOSトランジスタを形成する場
合には、あらかじめチャネル領域に閾値電圧を調整する
ために、p型不純物としてボロンイオンを導入してお
り、その後、ゲート電極等を形成し、LDD領域やソー
ス/ドレイン領域形成のために、1×1014〜1×10
15cm-2程度のn型不純物を半導体基板にイオン注入
し、さらにその後に不純物を活性化するために熱処理を
行う。

【0005】しかし、LDD領域やソース/ドレイン領
域の形成のためのイオン注入によって半導体基板の結晶
構造が破壊され、多量の点欠陥が生成され、このような
点欠陥が存在すると、熱処理した際に、チャネル領域に
存在するボロンイオンが点欠陥と対をなして、いわゆる
増速拡散とよばれる著しい拡散が起こり、チャネル領域
の両端部でボロン濃度が極端に高くなる(ボロンイオン
のパイルアップ)。

【0006】したがって、NMOSトランジスタにおい
て、チャネル長が短いほどチャネル領域のボロン濃度が
高くなりやすく、設計した値よりも閾値電圧が急激に上
昇する(C. S. Rafferty et al. “Explanation of Rev
erse Short Channel Effectby Defect Gradients”、I
EDM93、p311〜314、参照)。

【0007】このようなNMOSトランジスタにおける
逆短チャネル効果が顕著となると、わずかなゲート長の
変動によって閾値電圧が大きく変動し、閾値電圧の制御
性が悪くなる。

【0008】そこで、逆短チャネル効果を抑制したCM
OSトランジスタの製法方法が、例えば、特開平8−1
8047号公報及び特開平8−78682号公報等に提
案されている。

【0009】これらの方法によれば、図14に示したよ
うに、NMOS及びPMOSトランジスタ形成領域2
7、28において、ソース/ドレイン領域31、32形
成のための不純物のイオン注入及び活性化アニールを行
った後に、NMOSトランジスタ形成領域27におい
て、ゲート電極33を貫通する注入エネルギーにより、
ボロンイオンをチャネル領域に導入する(図14中、2
9参照)。これにより、ソース/ドレイン領域31、3
2形成のためのイオン注入時に生じた点欠陥を低減させ
ることができ、増速拡散が防止される。

【0010】しかし、このようなチャネル領域へのボロ
ンイオンの注入を、NMOS及びPMOSトランジスタ
形成領域27、28の双方に対して行うと、PMOSト
ランジスタ形成領域28に注入されたボロンイオンに起
因して、PMOSトランジスタの閾値電圧が低下し、さ
らにパンチスルー耐圧も低下するのみならず、ソース/
ドレイン領域32下に新たな接合が形成されることとな
り、基板電位を適正に保つことができなくなるという問
題が生じる。

【0011】このような問題を回避するために、図15
に示したように、PMOSトランジスタ形成領域28を
レジストマスク30により被覆した後、NMOSトラン
ジスタ形成領域27のチャネル領域にのみ、ボロンイオ
ンを注入する(図15中、29参照)場合には、PMO
Sトランジスタ形成領域28を被覆するためのフォトリ
ソグラフィ工程が増加するという問題が生じる。

【0012】本発明は上記課題に鑑みなされたものであ
って、CMOSトランジスタにおいて、フォトリソグラ
フィ工程を追加することなく、さらにボロンイオンの増
速拡散を防止して、NMOSトランジスタの逆短チャネ
ル効果を抑制し、同時にPMOSトランジスタの閾値を
所望の値に制御するとともにパンチスルー耐圧の劣化を
防止して、PMOSトランジスタ特性を適正に維持する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とする。

【0013】

【課題を解決するための手段】本発明によれば、半導体
基板表面に形成されたpウェルとnウェルとの上に、そ
れぞれ、ゲート絶縁膜、ゲート電極、チャネル領域及び
ソース/ドレイン領域を有するNMOSトランジスタと
PMOSトランジスタが形成されて構成されるCMOS
トランジスタであって、前記NMOS及びPMOSトラ
ンジスタのチャネル領域に、深さ方向の幅が一定の帯状
のp型高濃度不純物領域が配置しており、かつ、前記P
MOSトランジスタのチャネル領域に、前記p型高濃度
不純物領域のp型不純物濃度を上回る量のn型不純物が
存在する半導体装置が提供される。

【0014】また、本発明によれば、(a)半導体基板
上のNMOS及びPMOSトランジスタ形成領域に、p
ウェル及びnウェル、ゲート絶縁膜及びゲート電極をそ
れぞれ形成する工程、(b)前記NMOS及びPMOS
トランジスタ形成領域に、該ゲート電極をマスクとして
n型又はp型不純物をイオン注入し、熱処理を行ってソ
ース/ドレイン領域をそれぞれ形成する工程、(c)前
記半導体基板全面に前記ゲート電極を貫通してp型不純
物をイオン注入し、熱処理を行って、前記ゲート電極直
下のチャネル領域に深さ方向の幅が一定の帯状のp型高
濃度不純物領域を、その一部又は全部が配置するように
形成する工程を含む半導体装置の製造方法が提供され
る。

【0015】

【発明の実施の形態】本発明の半導体装置は、半導体基
板表面に形成されたpウェルとnウェルとの上に、NM
OSトランジスタとPMOSトランジスタがそれぞれ形
成されて構成されるCMOSトランジスタである。

【0016】本発明の半導体装置に使用される半導体基
板は、シリコン、ゲルマニウム等の元素半導体基板、G
aAs、InGaAs等の化合物半導体等からなる基
板、SOI基板又は多層SOI基板等の種々の基板を用
いることができる。なかでもシリコン基板が好ましい。
また、半導体基板は、その表面にトランジスタ、キャパ
シタ等の半導体素子や回路;配線層;LOCOS膜、ト
レンチ素子分離膜、STI(Shallow Trench Isolatio
n)膜等の素子分離領域;絶縁膜等が組み合わせられて
形成されていてもよい。

【0017】pウェルとnウェルとは、少なくとも1つ
ずつ半導体基板表面に形成されていてばよく、これらの
ウェルの不純物濃度は、特に限定されるものではない
が、例えば、1017〜1018cm-3程度である。

【0018】pウェルとnウェルとの上には、それぞれ
NMOSトランジスタとPMOSトランジスタが形成さ
れている。これらのトランジスタは、ゲート絶縁膜、ゲ
ート電極、チャネル領域及びソース/ドレイン領域を有
している。ここでのゲート絶縁膜、ゲート電極、ソース
/ドレイン領域は、通常CMOSトランジスタに用いら
れるようなNMOSトランジスタやPMOSトランジス
タを構成することができるものであれば、その材料、膜
厚、形状及び大きさ、不純物濃度等は特に限定されな
い。例えば、ゲート絶縁膜は、シリコン酸化膜により形
成されていることが適当であり、膜厚は1〜10nm程
度が挙げられる。ゲート電極は、ポリシリコンにより形
成されていることが適当であり、膜厚は70〜500n
m程度が挙げられる。ソース/ドレイン領域は、不純物
濃度が、例えば、1018〜1020cm-3程度が挙げられ
る。なお、ゲート電極の側壁には、絶縁膜によりサイド
ウォールスペーサが形成されていてもよい。また、ソー
ス/ドレイン領域は、チャネル領域側にLDD領域を備
えていてもよい。

【0019】チャネル領域には、NMOS及びPMOS
トランジスタの何れにおいても、pウェルにおけるp型
不純物よりも高濃度にp型不純物が含有された領域、つ
まりp型高濃度不純物領域が、一定の深さ方向の幅を有
する帯状に配置している。ここで、チャネル領域とは、
通常トランジスタがオンする場合に反転する領域のみな
らず、一般にチャネル注入で閾値電圧が制御できる範囲
の領域をも包含する。例えば、チャネル領域の幅は、ゲ
ート絶縁膜下の半導体基板表面から30nm程度の範囲
が挙げられる。

【0020】p型高濃度不純物領域は、得ようとするC
MOSの特性、サイズ等により異なるが、少なくとも2
0nm程度の幅でチャネル領域に配置していることが好
ましい。ただし、p型高濃度不純物領域の深さ方向の全
幅がこれ以上の場合には、その深さ方向の全領域におい
てチャネル領域とオーバーラップしていてもよいが、p
型高濃度不純物領域の一部がゲート絶縁膜やゲート電極
内に及んでいてもよい。p型高濃度不純物領域の深さ方
向の全幅は、50〜100nm程度が適当である。p型
高濃度不純物領域に含有されるp型不純物濃度は、得よ
うとするNMOSトランジスタの動作電圧、閾値等によ
って適宜調整することができ、例えば、1017〜1018
cm-3程度が挙げられる。ここで、p型高濃度不純物領
域は、p型不純物の注入ピーク一を中心にして全注入量
の50%程度のイオンを含む幅を意味する。例えば、ガ
ウス分布関数によると、ピーク一から片側ΔRpの0.
675倍の範囲内に全イオンの50%が存在することと
なる。ΔRpは不純物の注入エネルギー等によって変動
するので、例えば、ボロンでは、40keVのときΔR
p=40nm、幅は54nmであり、70keVのとき
ΔRp=60nm、幅は81nmである。

【0021】なお、PMOSトランジスタのチャネル領
域においては、p型高濃度不純物領域が、NMOSトラ
ンジスタのチャネル領域と同様に配置していたとして
も、n型不純物がp型不純物濃度を上回る量で含有され
ており、結果として、n型の導電型を示す。ここでのn
型不純物は、p型高濃度不純物領域におけるp型不純物
により相殺された後の濃度として、1017〜1018cm
-3程度が挙げられる。

【0022】また、p型高濃度不純物領域は、NMOS
及びPMOSトランジスタのチャネル領域のみならず、
ソース/ドレイン領域とウェルとの境界を含む領域に、
それぞれ配置していてもよい。また、LDD領域が形成
されている場合には、LDD領域内の一部に又はLDD
領域とウェルとの境界を含む領域に、それぞれ配置して
いてもよい。

【0023】本発明の半導体装置の製造方法において
は、まず、工程(a)において、半導体基板上のNMO
S及びPMOSトランジスタ形成領域に、pウェル及び
nウェル、ゲート絶縁膜及びゲート電極をそれぞれ形成
する。pウェル及びnウェルは、公知の方法、例えば、
フォトリソグラフィ及びエッチング工程により、各領域
上に開口を有するレジストマスクを形成し、このレジス
トマスクを用いてp型又はn型の不純物をそれぞれイオ
ン注入することにより形成することができる。また、ゲ
ート絶縁膜及びゲート電極は、当該分野で公知の方法に
より成膜し、パターニングすることにより形成すること
ができる。

【0024】なお、特にPMOSトランジスタ形成領域
には、nウェルを形成するためのn型不純物をイオン注
入した後又はその前に、nウェルを形成するために使用
するレジストマスクを利用して、半導体基板表面に、p
型高濃度不純物領域に導入されるp型不純物濃度を上回
る量のn型不純物を導入しておくことが好ましい。この
場合のイオン注入は、例えば、得ようとするCMOSの
特性、動作電圧、サイズ、p型高濃度不純物領域の不純
物濃度等により適宜調整することができ、例えば、砒素
イオンを、1〜5×1013cm-2程度のドーズ、120
keV程度の加速エネルギーが挙げられる。

【0025】また、LDD領域を形成する場合には、ゲ
ート電極を形成した後、工程(b)の前に、ゲート電極
をマスクとして用いてp型又はn型の不純物をイオン注
入することにより、LDD領域を形成し、その後、ゲー
ト電極を含む半導体基板上全面に絶縁膜を形成し、エッ
チバックすることにより、ゲート電極の側壁にサイドウ
ォールスペーサを形成することが好ましい。LDD領域
形成のイオン注入は、例えば、砒素イオンを5〜20k
eV程度の加速エネルギー、1×1014〜10 15cm-2
程度のドーズ又はBF2 +を5〜20keV程度の加速エ
ネルギー、1×1014〜1015cm-2程度のドーズで行
うことができる。

【0026】次いで、工程(b)において、NMOS及
びPMOSトランジスタ形成領域に、ゲート電極(ある
いはゲート電極とサイドウォールスペーサ)をマスクと
してn型又はp型不純物をイオン注入し、熱処理を行っ
てソース/ドレイン領域をそれぞれ形成する。ここでの
イオン注入の条件は特に限定されるものではなく、例え
ば、砒素イオンを30〜50keV程度の加速エネルギ
ー、5×1014〜5×1015cm-2程度のドーズ又はB
2 +を10〜50keV程度の加速エネルギー、5×1
14〜5×1015cm-2程度のドーズが挙げられる。熱
処理は、ランプアニール、炉アニール、RTA法等の種
々の方法によって行うことができる。例えば、ランプア
ニールにより、1000〜1100℃程度の温度範囲、
5〜20秒間程度が挙げられる。

【0027】工程(c)において、半導体基板全面にゲ
ート電極を貫通してp型不純物をイオン注入し、熱処理
を行って、ゲート電極直下のチャネル領域に深さ方向の
幅が一定の帯状のp型高濃度不純物領域を、その一部又
は全部が配置するように形成する。ここでのイオン注入
は、ゲート電極の膜厚、ソース/ドレイン領域の深さ、
イオン種等により適宜調整することができ、例えば、イ
オン注入の注入ピーク深さが、ゲート電極の下半分から
ソース/ドレイン領域の深さの上半分の範囲内になるよ
うに設定することができ、ゲート絶縁膜とチャネル領域
表面との境界付近になるように設定することが好まし
く、さらに、ソース/ドレイン領域とウェルとの境界付
近になるように設定することが好ましく、ソース/ドレ
イン領域とウェルとの境界直下になるように設定するこ
とがより好ましい。具体的には、ボロンイオン又はBF
2 +を、50〜90keV程度の加速エネルギー、1×1
12〜1013cm-2程度のドーズでイオン注入すること
が挙げられる。また、別の観点から、上記ゲート絶縁膜
及びゲート電極の膜厚、ソース/ドレイン領域の不純物
濃度等を考慮して、イオン注入の注入ピーク深さが、1
00〜300nm程度に設定することができる。また、
熱処理は、上記と同様の方法により行うことができる。
このようなイオン注入及び熱処理を行うことにより、最
終的に、p型高濃度不純物領域が、その一部又は全部を
チャネル領域に配置することができる。

【0028】本発明の半導体装置の製造方法では、上記
一連の工程の後、さらに、層間絶縁膜の形成、コンタク
トホールの形成、配線層の形成、半導体基板表面又は得
られた半導体基板表面の洗浄等の半導体プロセスにおけ
る工程を任意に組み合わせることにより、本発明の半導
体装置を完成させることができる。

【0029】以下に本発明の半導体装置及びその製造方
法を、図面に基づいて詳しく説明する。

【0030】この実施の形態における半導体装置である
CMOSトランジスタ37は、図1に示したように、素
子分離絶縁膜1を有するシリコン基板4上に形成された
NMOSトランジスタ2とPMOSトランジスタ3とか
ら構成される。

【0031】NMOSトランジスタ2は、シリコン基板
4表面に形成されたpウェル5上にゲート絶縁膜9を介
してゲート電極10が形成されており、ゲート電極10
の側壁にはサイドウォールスペーサ13が形成されてい
る。また、チャネル領域7に隣接して、サイドウォール
スペーサ13直下には、LDD領域11が形成されてお
り、LDD領域11に隣接してソース/ドレイン領域1
4が形成されている。また、チャネル領域7には、深さ
方向に一定の幅(例えば、80nm程度)を有し、10
17〜1018cm-3程度のボロンイオンを含む帯状のp型
高濃度不純物領域16が形成されている。

【0032】なお、図2に示したように、p型高濃度不
純物領域16は、その一部がチャネル領域7に配置して
いるのであれば、ゲート絶縁膜9やゲート電極10内に
配置していてもよい。

【0033】また、NMOSトランジスタ2の閾値電圧
は、p型高濃度不純物領域16の不純物濃度を調整する
ことにより制御することができる。

【0034】PMOSトランジスタ3は、シリコン基板
4表面に形成されたnウェル6上に、NMOSトランジ
スタ2と同様に、ゲート絶縁膜9、ゲート電極10、サ
イドウォールスペーサ13が形成されており、チャネル
領域8に隣接して、LDD領域12、ソース/ドレイン
領域15が形成されている。また、チャネル領域8に
は、NMOSトランジスタ2と同様に、p型高濃度不純
物領域16が形成されている。

【0035】なお、PMOSトランジスタ3のチャネル
領域8は、砒素イオンが1017〜1018cm-3程度の濃
度で導入されているため、p型高濃度不純物16の導電
型は相殺されている。また、PMOSトランジスタ3の
ソース/ドレイン領域15では、p型高濃度不純物領域
16は、ソース/ドレイン領域15の直下に位置するた
め、PMOSトランジスタ3のパンチスルー耐圧劣化を
防止し、ソース/ドレイン領域15の下に新たな接合が
形成されることはないので、基板電位を適正に保つこと
ができる。

【0036】このような半導体装置は、以下の方法によ
り形成することができる。

【0037】まず、図3(a)に示したように、p型シ
リコン基板4に素子分離絶縁膜1を形成し、NMOSト
ランジスタ形成領域17とPMOSトランジスタ形成領
域18とに分離する。次いで、シリコン基板4全面に注
入保護膜としてシリコン酸化膜19を形成する。

【0038】その後、図3(b)に示したように、PM
OSトランジスタ形成領域18を被覆するレジストマス
ク20を形成し、NMOSトランジスタ形成領域17に
p型不純物としてボロンイオンを注入してpウェル5を
形成する。

【0039】同様に、図4(c)に示したように、PM
OSトランジスタ形成領域18にn型不純物としてリン
イオンを注入してnウェル6を形成する。

【0040】次いで、砒素イオンを1013cm-2程度の
ドーズで注入してチャネル領域8を形成する。

【0041】続いて、シリコン酸化膜19をウェットエ
ッチングした後、図4(d)に示したように、シリコン
基板4全面に膜厚3.4nm程度のゲート絶縁膜9及び
膜厚150nm程度のポリシリコン膜22を形成する。

【0042】次いで、図5(e)に示したように、ゲー
ト絶縁膜9及びポリシリコン膜22をパターニングして
ゲート電極10を形成する。

【0043】その後、図5(f)に示したように、PM
OSトランジスタ形成領域18を被覆するレジストマス
ク23を形成し、NMOSトランジスタ形成領域17に
n型不純物として砒素イオンを、10keVの加速エネ
ルギー、5×1014cm-2で注入して、LDD領域11
をシリコン基板4表面に形成する。

【0044】続いて、図6(g)に示したように、NM
OSトランジスタ形成領域17を被覆するレジストマス
ク24を形成し、PMOSトランジスタ形成領域18に
p型不純物としてBF2 +を、10keVの加速エネルギ
ー、1.2×1014cm-2で注入して、LDD領域12
をシリコン基板4表面に形成する。

【0045】次いで、シリコン基板4全面にシリコン窒
化膜を形成し、エッチバックすることにより、図6
(h)に示したように、ゲート電極10の側壁にサイド
ウォールスペーサ13を形成する。

【0046】その後、図7(i)に示したように、PM
OSトランジスタ形成領域18を被覆するレジストマス
ク25を形成し、NMOSトランジスタ形成領域17に
n型不純物として砒素イオンを、50keVの加速エネ
ルギー、3×1015cm-2のドーズで注入して、ソース
/ドレイン領域14をシリコン基板4表面に形成する。

【0047】同様に、図7(j)に示したように、NM
OSトランジスタ形成領域17を被覆するレジストマス
ク26を形成し、PMOSトランジスタ形成領域18に
p型不純物としてBF2 +を、30keVの加速エネルギ
ー、2×1015cm-2で注入して、ソース/ドレイン領
域15をシリコン基板4表面に形成する。なお、この段
階では、ソース/ドレイン領域14、15は電気的にま
だ不活性であり、その周辺には多数の点欠陥が存在す
る。

【0048】次に、例えば1050℃で10秒間のラン
プ加熱により、活性化アニールを行う。これにより、ソ
ース/ドレイン領域14、15が活性化されるととも
に、点欠陥が消滅する。

【0049】続いて、図8(k)に示したように、ボロ
ンイオンを、70keVの加速エネルギー、1012〜1
13cm-2程度のドーズで、ゲート電極を貫通させてシ
リコン基板4全表面にイオン注入し、p型高濃度不純物
領域16を形成する。このとき、ゲート電極10が形成
された領域でのイオン注入のピーク深さは、ゲート電極
10下方からソース/ドレイン領域14、15の深さの
半分の範囲内にくるように設定し、p型高濃度不純物領
域16の深さ方向の全部又は一部がチャネル領域7、8
内に配置するように設定する。なお、ソース/ドレイン
領域14、15でのイオン注入のピーク深さは、ソース
/ドレイン領域14、15直下にくるように設定する。
つまり、イオン注入のピーク深さはゲート電極の厚さと
ソース/ドレイン領域の深さに応じて調整する。

【0050】その後、上記と同様に、再度活性化アニー
ルを行い、p型高濃度不純物領域16を活性化させる。
このとき、1回目の熱処理で点欠陥はすでに消滅してい
るので、ボロンイオンの増速拡散が起こることはない。

【0051】上記のような半導体装置の製造方法で作成
したCMOSトランジスタにおけるNMOSトランジス
タでは、図9に示したように、ゲート電極10が形成さ
れた領域での深さ方向のボロンイオンの分布は、従来法
で見られるような基板表面でのボロン濃度の急激な上昇
が見られず、増速拡散が発生していないことを示す。

【0052】また、このようなNMOSトランジスタの
閾値電圧変動量(逆チャネル効果の度合い)を図10に
示す。このようなNMOSトランジスタにおいては、増
速拡散が発生していないので、従来法のようにチャネル
長が短い場合でも、閾値上昇が見られず、逆短チャネル
効果が十分に抑制されていることが分かる。

【0053】さらに、上記のような半導体装置の製造方
法で作成したCMOSトランジスタにおけるPMOSト
ランジスタにおけるパンチスルー耐圧のゲート依存性
を、図11に示す。なお、ここでのパンチスルー耐圧と
は、ゲート電圧が0V(Vgs=Vbs=Vs=0V)
で1μAのドレイン電流Idが流れるときのドレイン電
圧で定義される。この実施例では、電源電圧として1.
8Vを使用している。

【0054】図11によれば、このようなPMOSトラ
ンジスタでは従来法と比較しても、耐圧の劣化が見られ
ない。

【0055】また、このようなPMOSトランジスタの
閾値電圧の基板バイアス電圧依存性を、図12に示す。
ここでの基板バイアス電圧依存性とは、基板電圧を変動
させたときの3極管閾値電圧の変動量で定義され、Vd
s=0.05V、Vs=0V、Vbsを変動させてGm
Max時のVg−Id曲線の接線の外挿で閾値電圧を読
み取った。

【0056】図12によれば、このようなPMOSトラ
ンジスタでは、従来法と比較しても、差異はみられな
い。

【0057】上記のような半導体装置の製造方法で作成
したCMOSトランジスタにおけるNMOS及びPMO
Sトランジスタにおける接合ダイオード特性を、図13
に示す。ここでの接合ダイオード特性とは、PN接合に
おいて逆バイアスを印加した場合のI−V特性であり、
動作電圧(1.8V)時の電流量(漏れ電流量)の上限
と真性破壊電圧に上限を設けている。基板電位Vbs=
0Vに固定、ソース/ドレイン領域に0〜10Vの逆バ
イアスを印加してI−V曲線を得た。

【0058】図13によれば、いずれのトランジスタに
おいても適正な耐圧が得られている。従来法のように、
PMOSトランジスタ領域をマスクすることなくNMO
Sトランジスタの閾値制御用のボロンイオンを、ゲート
電極を貫いて全面注入しても、注入ピーク深さを調整す
ることにより、PMOSトランジスタで適正な特性を得
ることができる。

【0059】

【発明の効果】本発明によれば、NMOS及びPMOS
トランジスタのチャネル領域に、深さ方向の幅が一定の
帯状のp型高濃度不純物領域が配置しており、かつ、前
記PMOSトランジスタのチャネル領域に、前記p型高
濃度不純物領域のp型不純物濃度を上回る量のn型不純
物が存在するため、フォトリソグラフィ工程を最小限に
とどめながら、NMOSトランジスタの逆短チャネル効
果による閾値のシフトを防止することができるととも
に、PMOSトランジスタにおいては、良好なパンチス
ルー耐圧を維持することができる。

【0060】また、NMOSトランジスタのソース/ド
レイン領域とpウェルとの境界を含む領域及びPMOS
トランジスタのソース/ドレイン領域とnウェルとの境
界を含む領域に、それぞれp型高濃度不純物領域が配置
する場合には、特にPMOSトランジスタにおいてソー
ス/ドレイン領域下に新たな接合が形成されることな
く、ウェル電位を適切に制御することが可能となる。

【0061】さらに、本発明によれば、ソース/ドレイ
ン領域形成のためのイオン注入をした後、活性化のため
の熱処理を行い、その後、半導体基板上全面に、ゲート
電極を貫通してp型不純物をイオン注入して熱処理を行
うため、NMOSトランジスタにおける増速拡散による
逆短チャネル効果による閾値のシフトを、フォトリソグ
ラフィ工程を追加することなく簡便な方法によって、有
効に防止することができる。よって、製造コストの削減
及びCMOSトランジスタの特性の劣化を防止して歩留
まりの向上を実現することができる。

【0062】特に、工程(c)でのイオン注入における
注入ピーク深さが、ゲート電極の下半分からソース/ド
レイン領域の深さの上半分の範囲内となるとともに、ソ
ース/ドレイン領域とウェルとの境界直下になるように
設定する場合には、PMOSトランジスタにおいて新た
なPN接合の形成を回避することができ、容易にウェル
電位を適切に制御することが可能となるとともに、パン
チスルー耐圧の劣化を回避することができる。

【0063】また、工程(a)のnウェル形成の直前又
は直後に、半導体基板表面に、p型高濃度不純物領域に
導入されるp型不純物濃度を上回る量のn型不純物を導
入する場合には、高濃度のp型不純物を確実に相殺する
ことができ、PMOSトランジスタの閾値電圧を容易に
制御することが可能となる。

【図面の簡単な説明】

【図1】本発明の半導体装置の要部の概略断面図であ
る。

【図2】本発明の別の半導体装置の要部の概略断面図で
ある。

【図3】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図4】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図5】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図6】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図7】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図8】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。

【図9】本発明の半導体装置におけるNMOSトランジ
スタのゲート電極部分のボロンイオンの深さ方向の分布
をシュミレーションした図である。

【図10】本発明の半導体装置におけるNMOSトラン
ジスタの閾値電圧の変動を示す特性図である。

【図11】本発明の半導体装置におけるPMOSトラン
ジスタのパンチスルー耐圧のゲート長依存性を示す特性
図である。

【図12】本発明の半導体装置におけるPMOSトラン
ジスタの閾値電圧の基板バイアス電圧依存性を示す特性
図である。

【図13】本発明の半導体装置におけるNMOS及びP
MOSトランジスタの接合ダイオード特性を示す図であ
る。

【図14】従来のCMOSトランジスタの製造方法を説
明するためのCMOSトランジスタの概略断面図であ
る。

【図15】従来のCMOSトランジスタの構成を示す要
部の概略断面図である。

【符号の説明】

1 素子分離絶縁膜 2 NMOSトランジスタ 3 PMOSトランジスタ 4 シリコン基板 5 pウェル 6 nウェル 7、8 チャネル領域 9 ゲート絶縁膜 10 ゲート電極 11、12 LDD領域 13 サイドウォールスペーサ 14、15 ソース/ドレイン領域 16 p型高濃度不純物領域 17 NMOSトランジスタ形成領域 18 PMOSトランジスタ形成領域 19 シリコン酸化膜 20、21、23、24、25、26 レジストマスク 22 ポリシリコン膜 37 CMOSトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/786 H01L 29/78 301X 613A 616A Fターム(参考) 5F048 AA09 AC03 BA01 BA14 BA15 BA16 BC06 BD04 BE03 BF04 BF05 BG14 DA27 5F110 AA08 AA16 AA30 BB04 CC02 DD01 DD05 DD11 EE09 EE32 GG02 GG03 GG12 GG32 GG34 GG52 HJ01 HJ13 HJ23 HM15 QQ08 5F140 AA06 AA18 AA40 AB03 AC01 AC36 BA01 BA03 BA07 BA09 BB13 BC02 BC06 BC09 BC17 BF01 BF04 BG08 BG14 BG53 BH15 BH33 BH38 BK02 BK13 BK21 BK22 CB08 CF09

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板表面に形成されたpウェルと
    nウェルとの上に、それぞれ、ゲート絶縁膜、ゲート電
    極、チャネル領域及びソース/ドレイン領域を有するN
    MOSトランジスタとPMOSトランジスタが形成され
    て構成されるCMOSトランジスタであって、 前記NMOS及びPMOSトランジスタのチャネル領域
    に、深さ方向の幅が一定の帯状のp型高濃度不純物領域
    が配置しており、かつ、前記PMOSトランジスタのチ
    ャネル領域に、前記p型高濃度不純物領域のp型不純物
    濃度を上回る量のn型不純物が存在することを特徴とす
    る半導体装置。
  2. 【請求項2】 NMOSトランジスタのソース/ドレイ
    ン領域とpウェルとの境界を含む領域及びPMOSトラ
    ンジスタのソース/ドレイン領域とnウェルとの境界を
    含む領域に、それぞれp型高濃度不純物領域が配置され
    てなる請求項1に記載の半導体装置。
  3. 【請求項3】 (a)半導体基板上のNMOS及びPM
    OSトランジスタ形成領域に、pウェル及びnウェル、
    ゲート絶縁膜及びゲート電極をそれぞれ形成する工程、
    (b)前記NMOS及びPMOSトランジスタ形成領域
    に、該ゲート電極をマスクとしてn型又はp型不純物を
    イオン注入し、熱処理を行ってソース/ドレイン領域を
    それぞれ形成する工程、(c)前記半導体基板全面に前
    記ゲート電極を貫通してp型不純物をイオン注入し、熱
    処理を行って、前記ゲート電極直下のチャネル領域に深
    さ方向の幅が一定の帯状のp型高濃度不純物領域を、そ
    の一部又は全部が配置するように形成する工程を含むこ
    とを特徴とする半導体装置の製造方法。
  4. 【請求項4】 工程(c)でのイオン注入における注入
    ピーク深さが、ゲート電極の下半分からソース/ドレイ
    ン領域の深さの上半分の範囲内となるとともに、ソース
    /ドレイン領域とウェルとの境界直下になるように設定
    する請求項3に記載の方法。
  5. 【請求項5】 工程(a)のnウェル形成の直前又は直
    後に、半導体基板表面に、p型高濃度不純物領域に導入
    されるp型不純物濃度を上回る量のn型不純物を導入す
    る請求項3又は4に記載の方法。
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