JP2003332461A - 三重ウェル構造を持つ半導体素子の製造方法 - Google Patents
三重ウェル構造を持つ半導体素子の製造方法Info
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-
- H—ELECTRICITY
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 三重ウェルのうちｎウェルに取り囲まれるｐ
ウェル上に形成されたトランジスタのしきい電圧及びリ
フレッシュの特性低下を抑制するのに適した半導体素子
の製造方法を提供する。 【解決手段】 半導体基板の表面に、設定された値より
減少した濃度であって、隣接する、下記の第２導電型第
２ウェル（４５、４３）間を隔離するための最小限の濃
度を有するプロファイルド第１導電型第１ウェル（４
４）を形成するステップと、前記第１ウェルに取り囲ま
れる第１領域（４５）と前記第１ウェルにより前記第１
領域と隔離される第２領域（４３）からなり、設定され
た値より増加した濃度を有するプロファイルド第２導電
型第２ウェル（４５、４３）を形成するステップと、を
含む。
ウェル上に形成されたトランジスタのしきい電圧及びリ
フレッシュの特性低下を抑制するのに適した半導体素子
の製造方法を提供する。 【解決手段】 半導体基板の表面に、設定された値より
減少した濃度であって、隣接する、下記の第２導電型第
２ウェル（４５、４３）間を隔離するための最小限の濃
度を有するプロファイルド第１導電型第１ウェル（４
４）を形成するステップと、前記第１ウェルに取り囲ま
れる第１領域（４５）と前記第１ウェルにより前記第１
領域と隔離される第２領域（４３）からなり、設定され
た値より増加した濃度を有するプロファイルド第２導電
型第２ウェル（４５、４３）を形成するステップと、を
含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、特に、リフレッシュ特性に優れた導体素子
の製造方法に関するものである。
方法に係り、特に、リフレッシュ特性に優れた導体素子
の製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体製品の大部分はＣＭＯＳ
ＦＥＴ技術により製作されているが、ＣＭＯＳＦＥＴ技
術は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴという２種類の
半導体素子を一つのチップ上に具現する技術である。ｎ
ＭＯＳＦＥＴとｐＭＯＳＦＥＴを一つのウェーハ上で同
時に製作するためには、これらの素子を分離するための
ウェル形成技術が必要である。
ＦＥＴ技術により製作されているが、ＣＭＯＳＦＥＴ技
術は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴという２種類の
半導体素子を一つのチップ上に具現する技術である。ｎ
ＭＯＳＦＥＴとｐＭＯＳＦＥＴを一つのウェーハ上で同
時に製作するためには、これらの素子を分離するための
ウェル形成技術が必要である。
【０００３】一般的なウェル形成技術には、低エネルギ
ーでイオン注入した後、長時間の高温熱処理を必要とす
る拡散ウェル（ｄｉｆｆｕｓｅｄ ｗｅｌｌ）形成技術
がある。この拡散ウェル形成技術は、長時間の熱処理が
必要であるので、半導体素子の製造コストの側面におい
て不利であり、イオンのドーピング濃度がウェーハ表面
から深さ方向に単調な減少をすることになるので、素子
の特性を制御する面においても制約がある。
ーでイオン注入した後、長時間の高温熱処理を必要とす
る拡散ウェル（ｄｉｆｆｕｓｅｄ ｗｅｌｌ）形成技術
がある。この拡散ウェル形成技術は、長時間の熱処理が
必要であるので、半導体素子の製造コストの側面におい
て不利であり、イオンのドーピング濃度がウェーハ表面
から深さ方向に単調な減少をすることになるので、素子
の特性を制御する面においても制約がある。
【０００４】このような短所を改善するため、近年、新
しいウェル形成方法のプロファイルドウェル（ｐｒｏｆ
ｉｌｅｄ ｗｅｌｌ）形成技術が提案されているが、こ
れはパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）及びラ
ッチ・アップ（ｌａｔｃｈｕｐ）防止等の素子の動作特
性の改善のため、所望の深さに所望する量の高エネルギ
ーイオン注入を行って、簡単な熱処理を経てウェルを形
成する方法である。
しいウェル形成方法のプロファイルドウェル（ｐｒｏｆ
ｉｌｅｄ ｗｅｌｌ）形成技術が提案されているが、こ
れはパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）及びラ
ッチ・アップ（ｌａｔｃｈｕｐ）防止等の素子の動作特
性の改善のため、所望の深さに所望する量の高エネルギ
ーイオン注入を行って、簡単な熱処理を経てウェルを形
成する方法である。
【０００５】一方、ウェル形成方法には、一つのウェー
ハ上に形成されるウェルの種類の個数に応じて二重ウェ
ル（ｔｗｉｎ ｗｅｌｌ）と三重ウェル（ｔｒｉｐｌｅ
ｗｅｌｌ）がある。三重ウェル工程は、二つのｐウェ
ルと二つのｐウェルのうちいずれか一つを取り囲む深い
ｎウェルからなり、二重ウェル工程の場合と異なり、各
ｐウェルに形成されるｎＭＯＳＦＥＴの特性を異なるよ
うに制御できる長所と、ｎウェルに取り囲まれたｐウェ
ル上に形成されるｎＭＯＳＦＥＴが外部の雑音に強いと
いう長所がある。
ハ上に形成されるウェルの種類の個数に応じて二重ウェ
ル（ｔｗｉｎ ｗｅｌｌ）と三重ウェル（ｔｒｉｐｌｅ
ｗｅｌｌ）がある。三重ウェル工程は、二つのｐウェ
ルと二つのｐウェルのうちいずれか一つを取り囲む深い
ｎウェルからなり、二重ウェル工程の場合と異なり、各
ｐウェルに形成されるｎＭＯＳＦＥＴの特性を異なるよ
うに制御できる長所と、ｎウェルに取り囲まれたｐウェ
ル上に形成されるｎＭＯＳＦＥＴが外部の雑音に強いと
いう長所がある。
【０００６】したがって、近年、ウェル形成技術は、拡
散二重ウェル工程からプロファイルド三重ウェル工程に
変化しつつある。
散二重ウェル工程からプロファイルド三重ウェル工程に
変化しつつある。
【０００７】一方、三重ウェルのうちｎウェルに取り囲
まれたｐウェルに形成されるｎＭＯＳＦＥＴは、通常セ
ルトランジスタに利用されるが、このようなセルトラン
ジスタのゲート長（ｇａｔｅ ｌｅｎｇｔｈ）が小さく
なるにつれ、しきい電圧（ＶＴ：Ｔｈｒｅｓｈｏｌｄ
Ｖｏｌｔａｇｅ）が急激に小さくなる、しきい電圧ロー
ルオフ（Ｖｔ ｒｏｌｌ−ｏｆｆ）という現象が発生す
る問題がある。
まれたｐウェルに形成されるｎＭＯＳＦＥＴは、通常セ
ルトランジスタに利用されるが、このようなセルトラン
ジスタのゲート長（ｇａｔｅ ｌｅｎｇｔｈ）が小さく
なるにつれ、しきい電圧（ＶＴ：Ｔｈｒｅｓｈｏｌｄ
Ｖｏｌｔａｇｅ）が急激に小さくなる、しきい電圧ロー
ルオフ（Ｖｔ ｒｏｌｌ−ｏｆｆ）という現象が発生す
る問題がある。
【０００８】しかも、しきい電圧が同一ウェーハ上で不
均一に小さくなり、その分布が広がる。しきい電圧の分
布が広くなる原因は、ゲート長が小さいトランジスタで
あるほどゲート長のウェーハ内変動（ｇａｔｅ ｌｅｎ
ｇｔｈ ｖａｒｉａｔｉｏｎ）が激しくなるからであ
る。結局、最近の、ゲート長の小さいトランジスタで
は、しきい電圧のロールオフ問題が決定的問題となり、
セルトランジスタの均一な特性を確保するためには、し
きい電圧の分布が均一であるほど良いので、しきい電圧
のロールオフ現象を改善することが望ましい（例えば、
特許文献１参照）。
均一に小さくなり、その分布が広がる。しきい電圧の分
布が広くなる原因は、ゲート長が小さいトランジスタで
あるほどゲート長のウェーハ内変動（ｇａｔｅ ｌｅｎ
ｇｔｈ ｖａｒｉａｔｉｏｎ）が激しくなるからであ
る。結局、最近の、ゲート長の小さいトランジスタで
は、しきい電圧のロールオフ問題が決定的問題となり、
セルトランジスタの均一な特性を確保するためには、し
きい電圧の分布が均一であるほど良いので、しきい電圧
のロールオフ現象を改善することが望ましい（例えば、
特許文献１参照）。
【０００９】図１ないし図５は、従来の技術に係る三重
ウェル構造を有する半導体素子の製造方法を示す工程断
面図である。
ウェル構造を有する半導体素子の製造方法を示す工程断
面図である。
【００１０】図１に示すように、半導体基板１１にＳＴ
Ｉ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏ
ｎ）工程を通してフィールド酸化膜１２を形成した後、
半導体基板１１上に感光膜を塗布し露光及び現像により
パターンニングして第１マスク１３を形成する。
Ｉ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏ
ｎ）工程を通してフィールド酸化膜１２を形成した後、
半導体基板１１上に感光膜を塗布し露光及び現像により
パターンニングして第１マスク１３を形成する。
【００１１】次いで、第１マスク１３をイオン注入マス
クにして高エネルギーのイオン注入機でｎ型ドーパント
をイオン注入して半導体基板１１内にプロファイルドｎ
ウェルの第１領域１４を形成する。
クにして高エネルギーのイオン注入機でｎ型ドーパント
をイオン注入して半導体基板１１内にプロファイルドｎ
ウェルの第１領域１４を形成する。
【００１２】図２に示すように、第１マスク１３をスト
リップした後、半導体基板１１上に感光膜を塗布し露光
及び現像によりパターンニングして第２マスク１５を形
成し、次いで第２マスク１５をイオン注入マスクにして
高エネルギーのイオン注入機でｎ型ドーパントをイオン
注入してプロファイルドｎウェルの第２領域１６と第３
領域１７を形成する。
リップした後、半導体基板１１上に感光膜を塗布し露光
及び現像によりパターンニングして第２マスク１５を形
成し、次いで第２マスク１５をイオン注入マスクにして
高エネルギーのイオン注入機でｎ型ドーパントをイオン
注入してプロファイルドｎウェルの第２領域１６と第３
領域１７を形成する。
【００１３】ここで、プロファイルドｎウェルの第２領
域１６は、中間ｎウェルイオン注入領域であり、第３領
域１７は、ｐチャネルフィールドストップイオン注入領
域であり、プロファイルドｎウェルは、図面中の符号１
８のようなプロファイルを有する。
域１６は、中間ｎウェルイオン注入領域であり、第３領
域１７は、ｐチャネルフィールドストップイオン注入領
域であり、プロファイルドｎウェルは、図面中の符号１
８のようなプロファイルを有する。
【００１４】図３に示すように、第２マスク１５をスト
リップした後、感光膜を塗布した後、露光及び現像によ
りパターンニングして第３マスク１９を形成し、第３マ
スク１９をイオン注入マスクにして高エネルギーのイオ
ン注入機でｐ型ドーパントをイオン注入してプロファイ
ルドｐウェルの第１領域２０と第２領域２１を形成す
る。
リップした後、感光膜を塗布した後、露光及び現像によ
りパターンニングして第３マスク１９を形成し、第３マ
スク１９をイオン注入マスクにして高エネルギーのイオ
ン注入機でｐ型ドーパントをイオン注入してプロファイ
ルドｐウェルの第１領域２０と第２領域２１を形成す
る。
【００１５】ここで、プロファイルドｐウェルの第１領
域２０と第２領域２１は、各々ｐウェルイオン注入領域
とｎチャネルフィールドストップイオン注入領域であ
り、プロファイルドｐウェルは、図面中の符号２２のよ
うなプロファイルを有する。
域２０と第２領域２１は、各々ｐウェルイオン注入領域
とｎチャネルフィールドストップイオン注入領域であ
り、プロファイルドｐウェルは、図面中の符号２２のよ
うなプロファイルを有する。
【００１６】次に、図４に示すように、プロファイルド
ｎウェルとｐウェルにイオン注入されたドーパントを炉
熱処理（ｆｕｒｎａｃｅ ａｎｎｅａｌ）過程を通して
活性化させて三重ウェル形成工程を完成する。
ｎウェルとｐウェルにイオン注入されたドーパントを炉
熱処理（ｆｕｒｎａｃｅ ａｎｎｅａｌ）過程を通して
活性化させて三重ウェル形成工程を完成する。
【００１７】ここで、三重ウェルは、第１ｐウェル２
３、第１ｐウェル２３に隣接した深いｎウェル２４、深
いｎウェル２４により囲まれ、第１ｐウェル２３と所定
の距離を置いて深いｎウェル２４内に形成された第２ｐ
ウェル２５、からなる。
３、第１ｐウェル２３に隣接した深いｎウェル２４、深
いｎウェル２４により囲まれ、第１ｐウェル２３と所定
の距離を置いて深いｎウェル２４内に形成された第２ｐ
ウェル２５、からなる。
【００１８】一方、第２ｐウェル２５に形成されるトラ
ンジスタは、第１ｐウェル２３に形成されるトランジス
タと異なる特性を持つことができる。さらに、第２ｐウ
ェル２５は、深いｎウェル２４により囲まれているの
で、突然侵入するサージ性外部電圧やノイズから保護さ
れる長所がある。したがって、セルトランジスタを第２
ｐウェル２５内に具現する理由がここにある。
ンジスタは、第１ｐウェル２３に形成されるトランジス
タと異なる特性を持つことができる。さらに、第２ｐウ
ェル２５は、深いｎウェル２４により囲まれているの
で、突然侵入するサージ性外部電圧やノイズから保護さ
れる長所がある。したがって、セルトランジスタを第２
ｐウェル２５内に具現する理由がここにある。
【００１９】次に、三重ウェルが形成された半導体基板
１１上に感光膜を塗布して露光及び現像によりパターン
ニングしてセルトランジスタが形成される領域、例え
ば、第２ｐウェル２５が形成された半導体基板１１の一
部を露出させる第４マスク２６を形成した後、第４マス
ク２６をイオン注入マスクにしてセルトランジスタのし
きい電圧を調節するためのｐ型ドーパントを第２ｐウェ
ル２５全面にイオン注入してしきい電圧イオン注入領域
２７を形成する。
１１上に感光膜を塗布して露光及び現像によりパターン
ニングしてセルトランジスタが形成される領域、例え
ば、第２ｐウェル２５が形成された半導体基板１１の一
部を露出させる第４マスク２６を形成した後、第４マス
ク２６をイオン注入マスクにしてセルトランジスタのし
きい電圧を調節するためのｐ型ドーパントを第２ｐウェ
ル２５全面にイオン注入してしきい電圧イオン注入領域
２７を形成する。
【００２０】図５に示すように、第４マスク２６を除去
した後、半導体基板１１の選択された領域上にゲート酸
化膜２８とスペーサ２９ｂが備わったゲート電極２９ａ
を形成し、マスク工程なしにｎ型及びｐ型不純物を全面
イオン注入工程を通してセルトランジスタ及び周辺回路
部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域３０
ａを形成し、周辺回路部内のｐＭＯＳＦＥＴのｐ＋ポケ
ットイオン注入領域（ソース／ドレイン領域）３０ｂを
形成する。
した後、半導体基板１１の選択された領域上にゲート酸
化膜２８とスペーサ２９ｂが備わったゲート電極２９ａ
を形成し、マスク工程なしにｎ型及びｐ型不純物を全面
イオン注入工程を通してセルトランジスタ及び周辺回路
部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域３０
ａを形成し、周辺回路部内のｐＭＯＳＦＥＴのｐ＋ポケ
ットイオン注入領域（ソース／ドレイン領域）３０ｂを
形成する。
【００２１】図６は、図５のＸ部分を拡大した図面であ
る。図６を参照すると、で上述した従来技術は、セルト
ランジスタのしきい電圧を調節するため、ｐ型ドーパン
トをイオン注入する。望ましくは、しきい電圧を決める
チャネル領域にだけ注入すべきであるが、しきい電圧イ
オン注入領域２７は、セルのｎ＋ソース／ドレイン領域
２９ａとも大部分重なっている。そのため、カウンタド
ーピング（ｃｏｕｎｔｅｒ ｄｏｐｉｎｇ）効果を生じ
て、ｎ＋ソース／ドレインのシャープな接合の消失につ
ながるので、抵抗増加及び電界の増加によりリフレッシ
ュタイムの減少等、素子の信頼度が劣化するといった問
題がある。
る。図６を参照すると、で上述した従来技術は、セルト
ランジスタのしきい電圧を調節するため、ｐ型ドーパン
トをイオン注入する。望ましくは、しきい電圧を決める
チャネル領域にだけ注入すべきであるが、しきい電圧イ
オン注入領域２７は、セルのｎ＋ソース／ドレイン領域
２９ａとも大部分重なっている。そのため、カウンタド
ーピング（ｃｏｕｎｔｅｒ ｄｏｐｉｎｇ）効果を生じ
て、ｎ＋ソース／ドレインのシャープな接合の消失につ
ながるので、抵抗増加及び電界の増加によりリフレッシ
ュタイムの減少等、素子の信頼度が劣化するといった問
題がある。
【００２２】さらに、セルトランジスタの動作に必要な
しきい電圧を調節するためには、必ずチャネル領域に一
定量以上のｐ型ドーパントが必要であり、このため、ｐ
型ドーパントのイオン注入ドーズ量を増加すると、しき
い電圧は所望の通り上昇するが、カウンタドーピング効
果がより一層増大してリフレッシュ特性がさらに劣化す
る。このトレードオフ（ｔｒａｄｅ−ｏｆｆ）関係上、
しきい電圧を調節するためのイオン注入工程及びソース
／ドレインイオン注入工程条件の選択の幅が狭まるとい
う問題がある。
しきい電圧を調節するためには、必ずチャネル領域に一
定量以上のｐ型ドーパントが必要であり、このため、ｐ
型ドーパントのイオン注入ドーズ量を増加すると、しき
い電圧は所望の通り上昇するが、カウンタドーピング効
果がより一層増大してリフレッシュ特性がさらに劣化す
る。このトレードオフ（ｔｒａｄｅ−ｏｆｆ）関係上、
しきい電圧を調節するためのイオン注入工程及びソース
／ドレインイオン注入工程条件の選択の幅が狭まるとい
う問題がある。
【００２３】図７は、しきい電圧イオン注入領域とソー
ス／ドレインとの間の熱処理後のドーパントプロファイ
ルをＳＩＭＳで分析した結果である。
ス／ドレインとの間の熱処理後のドーパントプロファイ
ルをＳＩＭＳで分析した結果である。
【００２４】図７を参照すると、セルトランジスタ動作
に必要なしきい電圧を調整するため、しきい電圧イオン
注入領域２７に、たとえば、２０ｋｅＶのエネルギー
と、１．０Ｅ１３のドーズでボロン（Ｂ）を注入する
と、濃度プロファイル‘Ｂ’が得られる。次に、ＢＦ２
を３０ｋｅＶのエネルギーと、１．５Ｅ１３のドーズで
注入すると（これは、ボロン（Ｂ）を６．７ｋｅＶのエ
ネルギーで注入することに相当する）、濃度プロファイ
ル‘Ａ’が得られ、セルしきい電圧は所望の通り上昇す
る。しかしｎ＋ソース／ドレイン領域では、ｎ型不純物
（リン（Ｐ））濃度プロファイル‘Ｃ’に対しｐ型不純
物（ボロン（Ｂ））プロファイル‘Ａ’が接近し、カウ
ンタドーピング効果がさらに増大し、接合の形成が不完
全になる。
に必要なしきい電圧を調整するため、しきい電圧イオン
注入領域２７に、たとえば、２０ｋｅＶのエネルギー
と、１．０Ｅ１３のドーズでボロン（Ｂ）を注入する
と、濃度プロファイル‘Ｂ’が得られる。次に、ＢＦ２
を３０ｋｅＶのエネルギーと、１．５Ｅ１３のドーズで
注入すると（これは、ボロン（Ｂ）を６．７ｋｅＶのエ
ネルギーで注入することに相当する）、濃度プロファイ
ル‘Ａ’が得られ、セルしきい電圧は所望の通り上昇す
る。しかしｎ＋ソース／ドレイン領域では、ｎ型不純物
（リン（Ｐ））濃度プロファイル‘Ｃ’に対しｐ型不純
物（ボロン（Ｂ））プロファイル‘Ａ’が接近し、カウ
ンタドーピング効果がさらに増大し、接合の形成が不完
全になる。
【００２５】したがって、このようにして形成された接
合を有するセルのリフレッシュ特性はさらに劣化する。
合を有するセルのリフレッシュ特性はさらに劣化する。
【００２６】
【特許文献１】 特開２０００―１９５８１６号
【００２７】
【発明が解決しようとする課題】そこで本発明は上記従
来の技術の問題点を解決するためになされたものであっ
て、その目的は、三重ウェルのうちｎウェルに取り囲ま
れるｐウェル上に形成されたトランジスタのしきい電圧
及びリフレッシュ特性の低下を抑制するのに適した半導
体素子の製造方法を提供することにある。
来の技術の問題点を解決するためになされたものであっ
て、その目的は、三重ウェルのうちｎウェルに取り囲ま
れるｐウェル上に形成されたトランジスタのしきい電圧
及びリフレッシュ特性の低下を抑制するのに適した半導
体素子の製造方法を提供することにある。
【００２８】
【課題を解決するための手段】前記課題を達成するため
の本発明の半導体素子の製造方法は、半導体基板の表面
に、設定された値より減少した濃度であって、隣接す
る、下記の第２導電型第２ウェル間を隔離するための最
小限の濃度を有するプロファイルド第１導電型第１ウェ
ル（４４、以下、第１ウェルという））を形成するステ
ップと、前記第１ウェルに取り囲まれる第１領域（４
５）と前記第１ウェルにより前記第１領域と隔離される
第２領域（４３）からなり、設定された値より増加した
濃度を有するプロファイルド第２導電型第２ウェル（４
５、４３、以下、第２ウェルという）を形成するステッ
プと、を含んでなることを特徴とする。
の本発明の半導体素子の製造方法は、半導体基板の表面
に、設定された値より減少した濃度であって、隣接す
る、下記の第２導電型第２ウェル間を隔離するための最
小限の濃度を有するプロファイルド第１導電型第１ウェ
ル（４４、以下、第１ウェルという））を形成するステ
ップと、前記第１ウェルに取り囲まれる第１領域（４
５）と前記第１ウェルにより前記第１領域と隔離される
第２領域（４３）からなり、設定された値より増加した
濃度を有するプロファイルド第２導電型第２ウェル（４
５、４３、以下、第２ウェルという）を形成するステッ
プと、を含んでなることを特徴とする。
【００２９】また好ましくは、前記課題を達成するため
の本発明の半導体素子の製造方法は、半導体基板内に、
設定された値より減少した濃度であって、隣接する下記
第２ウェル間を隔離するための最小限の濃度を有するプ
ロファイルド第１導電型第１ウェル（４４）を形成する
ステップと、前記第１ウェルに取り囲まれ、設定された
値より増加した濃度を有するプロファイルド第２導電型
第２ウェル（４５）を形成するステップと、前記第２ウ
ェル内に、しきい電圧を調節するための第２導電型不純
物を注入し、しきい電圧イオン注入領域（４７）を形成
するステップと、前記第２ウェル上の選択された領域上
にゲート酸化膜とゲート電極を形成するステップと、前
記ゲート電極両側の前記第２ウェル内に第１導電型ソー
ス／ドレイン領域を形成するステップと、を含むことを
特徴とする。
の本発明の半導体素子の製造方法は、半導体基板内に、
設定された値より減少した濃度であって、隣接する下記
第２ウェル間を隔離するための最小限の濃度を有するプ
ロファイルド第１導電型第１ウェル（４４）を形成する
ステップと、前記第１ウェルに取り囲まれ、設定された
値より増加した濃度を有するプロファイルド第２導電型
第２ウェル（４５）を形成するステップと、前記第２ウ
ェル内に、しきい電圧を調節するための第２導電型不純
物を注入し、しきい電圧イオン注入領域（４７）を形成
するステップと、前記第２ウェル上の選択された領域上
にゲート酸化膜とゲート電極を形成するステップと、前
記ゲート電極両側の前記第２ウェル内に第１導電型ソー
ス／ドレイン領域を形成するステップと、を含むことを
特徴とする。
【００３０】
【発明の実施の形態】以下、本発明の最も好ましい実施
例を添附する図面を参照しながら説明する。
例を添附する図面を参照しながら説明する。
【００３１】図８ないし図１２は、本発明の実施例に係
る三重ウェル構造を有する半導体素子の製造方法を示す
工程断面図である。
る三重ウェル構造を有する半導体素子の製造方法を示す
工程断面図である。
【００３２】図８に示すように、半導体基板３１にＳＴ
Ｉ工程を通して素子間隔離のためのフィールド酸化膜３
２を形成した後、半導体基板３１上に感光膜を塗布し露
光及び現像によりパターンニングして第１マスク３３を
形成する。ここで、第１マスク３３は、高エネルギーイ
オン注入のための感光膜を用い、密度が１ｇ／ｃｍ３〜
１０ｇ／ｃｍ３であり、厚さが２．５μｍ以上である。
Ｉ工程を通して素子間隔離のためのフィールド酸化膜３
２を形成した後、半導体基板３１上に感光膜を塗布し露
光及び現像によりパターンニングして第１マスク３３を
形成する。ここで、第１マスク３３は、高エネルギーイ
オン注入のための感光膜を用い、密度が１ｇ／ｃｍ３〜
１０ｇ／ｃｍ３であり、厚さが２．５μｍ以上である。
【００３３】次に、第１マスク３３により露出された半
導体基板３１に高エネルギーのイオン注入機でｎ型ドー
パントである３１Ｐ（リン）イオンを注入して深いｎウ
ェルイオン注入領域（第３領域）３４を形成する。
導体基板３１に高エネルギーのイオン注入機でｎ型ドー
パントである３１Ｐ（リン）イオンを注入して深いｎウ
ェルイオン注入領域（第３領域）３４を形成する。
【００３４】この場合、接合漏れ電流を考慮してイオン
注入エネルギーは、通常の技術と類似した０．６ＭｅＶ
〜１．６ＭｅＶにし、３１Ｐイオンのドーズを設定され
た値より減少して、５×１０１２ｉｏｎｓ／ｃｍ２〜
１．５×１０１３ｉｏｎｓ／ｃｍ２でイオン注入を行な
う。ここで、３１Ｐイオンのドーズ量を下げた理由は、
接合漏れ電流を下げるためであり、また、このドーズ値
は、隣接したウェル間の隔離のための深いｎウェルイオ
ン注入領域３４を形成するための最小限の値であるから
である。
注入エネルギーは、通常の技術と類似した０．６ＭｅＶ
〜１．６ＭｅＶにし、３１Ｐイオンのドーズを設定され
た値より減少して、５×１０１２ｉｏｎｓ／ｃｍ２〜
１．５×１０１３ｉｏｎｓ／ｃｍ２でイオン注入を行な
う。ここで、３１Ｐイオンのドーズ量を下げた理由は、
接合漏れ電流を下げるためであり、また、このドーズ値
は、隣接したウェル間の隔離のための深いｎウェルイオ
ン注入領域３４を形成するための最小限の値であるから
である。
【００３５】このように、深いｎウェルイオン注入領域
３４のドーズ量を減少したので、隣接したウェル、特
に、セルトランジスタが形成されるｐウェルのドーパン
ト濃度を後述のように増加することを期待できる。
３４のドーズ量を減少したので、隣接したウェル、特
に、セルトランジスタが形成されるｐウェルのドーパン
ト濃度を後述のように増加することを期待できる。
【００３６】次に、図９に示すように、第１マスク３３
をストリップした後、半導体基板３１上に感光膜を塗布
し露光及び現像によりパターンニングして第２マスク３
５を形成し、第２マスク３５をイオン注入マスクにして
高エネルギーのイオン注入機でｎ型ドーパントをイオン
注入して中間ｎウェルイオン注入領域（第４領域）３６
及びｐチャネルフィールドストップイオン注入領域３７
を形成する。
をストリップした後、半導体基板３１上に感光膜を塗布
し露光及び現像によりパターンニングして第２マスク３
５を形成し、第２マスク３５をイオン注入マスクにして
高エネルギーのイオン注入機でｎ型ドーパントをイオン
注入して中間ｎウェルイオン注入領域（第４領域）３６
及びｐチャネルフィールドストップイオン注入領域３７
を形成する。
【００３７】この場合、中間ｎウェルイオン注入は、
３１Ｐイオンを用い、ドーズは、５×１０１２ｉｏｎｓ
／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入
エネルギーは、５００ｋｅＶ〜６００ｋｅＶに調節する
ことが好ましく、ｐチャネルフィールドストップイオン
注入は、３１Ｐイオンを用い、ドーズは、５×１０１１
ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イ
オン注入エネルギーは、１５０ｋｅＶ〜３００ｋｅＶに
調節することが好ましい。
３１Ｐイオンを用い、ドーズは、５×１０１２ｉｏｎｓ
／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入
エネルギーは、５００ｋｅＶ〜６００ｋｅＶに調節する
ことが好ましく、ｐチャネルフィールドストップイオン
注入は、３１Ｐイオンを用い、ドーズは、５×１０１１
ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イ
オン注入エネルギーは、１５０ｋｅＶ〜３００ｋｅＶに
調節することが好ましい。
【００３８】上述した３段階イオン注入を通して深いｎ
ウェルイオン注入領域３４、中間ｎウェルイオン注入領
域３６とｐチャネルフィールドストップイオン注入領域
３７は、プロファイルドｎウェルをなす。ここで、図面
中の符号３８は、プロファイルドｎウェルのプロファイ
ルを示す。
ウェルイオン注入領域３４、中間ｎウェルイオン注入領
域３６とｐチャネルフィールドストップイオン注入領域
３７は、プロファイルドｎウェルをなす。ここで、図面
中の符号３８は、プロファイルドｎウェルのプロファイ
ルを示す。
【００３９】図１０に示すように、第２マスク３５をス
トリップした後、感光膜を塗布した後露光及び現像によ
りパターンニングして第３マスク３９を形成し、第３マ
スク３９をイオン注入マスクにして高エネルギーのイオ
ン注入機でｐ型ドーパントをイオン注入してｐウェルイ
オン注入領域（第５領域）４０とｎチャネルフィールド
ストップイオン注入領域４１を形成する。
トリップした後、感光膜を塗布した後露光及び現像によ
りパターンニングして第３マスク３９を形成し、第３マ
スク３９をイオン注入マスクにして高エネルギーのイオ
ン注入機でｐ型ドーパントをイオン注入してｐウェルイ
オン注入領域（第５領域）４０とｎチャネルフィールド
ストップイオン注入領域４１を形成する。
【００４０】この場合、ｐウェルイオン注入は、設定さ
れた値より増加し、５×１０１２ｉｏｎｓ／ｃｍ２〜３
×１０１３ｉｏｎｓ／ｃｍ２のボロン（Ｂ）、１８０ｋ
ｅＶ〜３００ｋｅＶのイオン注入エネルギー条件を使用
することが好ましく、ｎチャネルフィールドストップイ
オン注入は、５×１０１１ｉｏｎｓ／ｃｍ２〜１×１０
１３ｉｏｎｓ／ｃｍ２のボロン、５０ｋｅＶ〜８０ｋｅ
Ｖのイオン注入エネルギー条件を使用することが好まし
い。
れた値より増加し、５×１０１２ｉｏｎｓ／ｃｍ２〜３
×１０１３ｉｏｎｓ／ｃｍ２のボロン（Ｂ）、１８０ｋ
ｅＶ〜３００ｋｅＶのイオン注入エネルギー条件を使用
することが好ましく、ｎチャネルフィールドストップイ
オン注入は、５×１０１１ｉｏｎｓ／ｃｍ２〜１×１０
１３ｉｏｎｓ／ｃｍ２のボロン、５０ｋｅＶ〜８０ｋｅ
Ｖのイオン注入エネルギー条件を使用することが好まし
い。
【００４１】上述した２段階ボロンのイオン注入を通し
てｐウェルイオン注入領域４０とｎチャネルフィールド
ストップイオン注入領域４１は、プロファイルドｐウェ
ル４３（第２領域）、４５（第１領域）をなす。ここ
で、図面中の符号４２は、プロファイルドｐウェル４
３、４５のプロファイルを示す。
てｐウェルイオン注入領域４０とｎチャネルフィールド
ストップイオン注入領域４１は、プロファイルドｐウェ
ル４３（第２領域）、４５（第１領域）をなす。ここ
で、図面中の符号４２は、プロファイルドｐウェル４
３、４５のプロファイルを示す。
【００４２】上述したｐウェルイオン注入の際、先にｎ
ウェルイオン注入時のドーズ量を下げてあるので、ｐ型
ドーパントのドーズ量を増加させることができる。
ウェルイオン注入時のドーズ量を下げてあるので、ｐ型
ドーパントのドーズ量を増加させることができる。
【００４３】次に、図１１に示すように、第３マスク３
９をストリップした後、プロファイルドｎウェルとｐウ
ェルにイオン注入されたドーパントを炉熱処理過程を通
して活性化させて三重ウェル形成工程を完成する。
９をストリップした後、プロファイルドｎウェルとｐウ
ェルにイオン注入されたドーパントを炉熱処理過程を通
して活性化させて三重ウェル形成工程を完成する。
【００４４】ここで、三重ウェルは、第１ｐウェル４３
と、第１ｐウェル４３に隣接した深いｎウェル４４と、
深いｎウェル４４で囲まれ、第１ｐウェル４３と所定の
距離を置いて深いｎウェル４４内に形成された第２ｐウ
ェル４５とからなる。
と、第１ｐウェル４３に隣接した深いｎウェル４４と、
深いｎウェル４４で囲まれ、第１ｐウェル４３と所定の
距離を置いて深いｎウェル４４内に形成された第２ｐウ
ェル４５とからなる。
【００４５】一方、第２ｐウェル４５に形成されるトラ
ンジスタは、第１ｐウェル４３に形成されるトランジス
タと異なる特性を持たせることができる。さらに、第２
ｐウェル４５は、深いｎウェル４４で囲まれているの
で、突然侵入するサージ性外部電圧やノイズから保護さ
れる長所がある。
ンジスタは、第１ｐウェル４３に形成されるトランジス
タと異なる特性を持たせることができる。さらに、第２
ｐウェル４５は、深いｎウェル４４で囲まれているの
で、突然侵入するサージ性外部電圧やノイズから保護さ
れる長所がある。
【００４６】したがって、セルトランジスタを第２ｐウ
ェル４５内に具現する理由がここにある。
ェル４５内に具現する理由がここにある。
【００４７】次に、三重ウェルが形成された半導体基板
３１上に感光膜を塗布し露光及び現像によりパターンニ
ングしてセルトランジスタが形成される領域、例えば、
第２ｐウェル４５が形成された半導体基板３１の一部を
露出させる第４マスク４６を形成する。
３１上に感光膜を塗布し露光及び現像によりパターンニ
ングしてセルトランジスタが形成される領域、例えば、
第２ｐウェル４５が形成された半導体基板３１の一部を
露出させる第４マスク４６を形成する。
【００４８】次に、第４マスク４６をイオン注入マスク
にしてセルトランジスタのしきい電圧を調節するための
ｐ型ドーパントを第２ｐウェル４５の全面にイオン注入
してしきい電圧イオン注入領域４７を形成する。
にしてセルトランジスタのしきい電圧を調節するための
ｐ型ドーパントを第２ｐウェル４５の全面にイオン注入
してしきい電圧イオン注入領域４７を形成する。
【００４９】この場合、しきい電圧の調節のためのｐ型
ドーパントイオン注入は、５×１０ １２ｉｏｎｓ／ｃｍ
２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズを有す
るボロン（Ｂ）や２フッ化ボロン（ＢＦ２）を注入する
が、ボロンをイオン注入する場合のイオン注入エネルギ
ーは、１５ｋｅＶ〜４０ｋｅＶにし、２フッ化ボロンを
イオン注入する場合のイオン注入エネルギーは、３０ｋ
ｅＶ〜４０ｋｅＶにする。
ドーパントイオン注入は、５×１０ １２ｉｏｎｓ／ｃｍ
２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズを有す
るボロン（Ｂ）や２フッ化ボロン（ＢＦ２）を注入する
が、ボロンをイオン注入する場合のイオン注入エネルギ
ーは、１５ｋｅＶ〜４０ｋｅＶにし、２フッ化ボロンを
イオン注入する場合のイオン注入エネルギーは、３０ｋ
ｅＶ〜４０ｋｅＶにする。
【００５０】ここで、２フッ化ボロンを、３０ｋｅＶの
イオン注入エネルギーでイオン注入する場合は、ボロン
を、６．７ｋｅＶでイオン注入する場合と同じドーピン
グプロファイルを有する。
イオン注入エネルギーでイオン注入する場合は、ボロン
を、６．７ｋｅＶでイオン注入する場合と同じドーピン
グプロファイルを有する。
【００５１】図１２に示すように、次に、第４マスク４
６を除去した後、半導体基板３１の選択された領域上に
ゲート酸化膜４８とスペーサ４９ｂを備えたゲート電極
４９ａを形成し、マスク工程なしに各々ｎ型及びｐ型不
純物を全面イオン注入してセルトランジスタ及び周辺回
路部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域５
０ａを形成し、ｐＭＯＳが形成される領域にｐ＋ポケッ
トイオン注入領域５０ｂを形成する。
６を除去した後、半導体基板３１の選択された領域上に
ゲート酸化膜４８とスペーサ４９ｂを備えたゲート電極
４９ａを形成し、マスク工程なしに各々ｎ型及びｐ型不
純物を全面イオン注入してセルトランジスタ及び周辺回
路部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域５
０ａを形成し、ｐＭＯＳが形成される領域にｐ＋ポケッ
トイオン注入領域５０ｂを形成する。
【００５２】この場合、ｎ＋ソース／ドレイン領域５０
ａを形成するためのイオン注入は、１×１０１３ｉｏｎ
ｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２のドーズで
行なわれる。
ａを形成するためのイオン注入は、１×１０１３ｉｏｎ
ｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２のドーズで
行なわれる。
【００５３】上述した実施例では、セルトランジスタ
の、敏感なしきい電圧イオン注入及びソース／ドレイン
イオン注入条件を制御する代わりに基板の濃度、すなわ
ち、ｐウェルのドーズを制御することによって、セルト
ランジスタのしきい電圧を増加させようとしている。
の、敏感なしきい電圧イオン注入及びソース／ドレイン
イオン注入条件を制御する代わりに基板の濃度、すなわ
ち、ｐウェルのドーズを制御することによって、セルト
ランジスタのしきい電圧を増加させようとしている。
【００５４】言い換えれば、近年高集積度によりウェル
プロファイルが浅い三重ウェルを適用しているため、ウ
ェルプロファイルがチャネル領域と隣接しているという
ことを利用するのである。
プロファイルが浅い三重ウェルを適用しているため、ウ
ェルプロファイルがチャネル領域と隣接しているという
ことを利用するのである。
【００５５】図１３は、深いｎウェルイオン注入工程条
件（ドーズ及びイオン注入エネルギー）によるｐ＋接合
／ｎウェル漏れ電流特性を比較した図面である。
件（ドーズ及びイオン注入エネルギー）によるｐ＋接合
／ｎウェル漏れ電流特性を比較した図面である。
【００５６】図１３を参照すると、１．２ＭｅＶから
１．０ＭｅＶにイオン注入エネルギーを下げた場合に
は、接合漏れ電流の特性がほとんど同様であるが、イオ
ン注入ドーズ量を下げた場合には、ドーズ量が高い条件
に比べて漏れ電流変化がほとんどない特性を確保できる
ことが分かる。
１．０ＭｅＶにイオン注入エネルギーを下げた場合に
は、接合漏れ電流の特性がほとんど同様であるが、イオ
ン注入ドーズ量を下げた場合には、ドーズ量が高い条件
に比べて漏れ電流変化がほとんどない特性を確保できる
ことが分かる。
【００５７】このような図１３の結果によると、深いｎ
ウェルのドーズを減少させることによって、深いｎウェ
ルイオン注入の際発生した欠陥を除去するためのアニー
リング工程を省略できる。
ウェルのドーズを減少させることによって、深いｎウェ
ルイオン注入の際発生した欠陥を除去するためのアニー
リング工程を省略できる。
【００５８】図１４は、ｐウェルイオン注入工程条件
（ドーズ及びイオン注入エネルギー）による第２ｐウェ
ルのしきい電圧ロールオフ特性を比較した図面であっ
て、３×１０１３ドーズのボロンを各々３００ｋｅＶ、
２５０ｋｅＶ、２００ｋｅＶのエネルギーでイオン注入
した場合と、１．５×１０１３ドーズのボロンを３００
ｋｅＶのエネルギーでイオン注入した場合とを比較して
いる。
（ドーズ及びイオン注入エネルギー）による第２ｐウェ
ルのしきい電圧ロールオフ特性を比較した図面であっ
て、３×１０１３ドーズのボロンを各々３００ｋｅＶ、
２５０ｋｅＶ、２００ｋｅＶのエネルギーでイオン注入
した場合と、１．５×１０１３ドーズのボロンを３００
ｋｅＶのエネルギーでイオン注入した場合とを比較して
いる。
【００５９】図１４に示す結果によると、イオン注入エ
ネルギーが少ないほど表面チャネルのボロン濃度の増加
によってしきい電圧が上昇することが分かる。
ネルギーが少ないほど表面チャネルのボロン濃度の増加
によってしきい電圧が上昇することが分かる。
【００６０】結局、しきい電圧調節イオン注入のドーズ
を増加させなくても要求されるしきい電圧を合せること
ができ、したがって、セル接合とのカウンタドーピング
効果も減少して抵抗減少及び電界の減少によって、リフ
レッシュタイム増加等素子の信頼度が改善される。
を増加させなくても要求されるしきい電圧を合せること
ができ、したがって、セル接合とのカウンタドーピング
効果も減少して抵抗減少及び電界の減少によって、リフ
レッシュタイム増加等素子の信頼度が改善される。
【００６１】なお、本発明の技術的範囲は前述の本実施
の形態に限られるものではない。本発明の技術思想から
逸脱しない範囲内で様々の変更、改善を行なうことが可
能であり、それらも本発明の技術的範囲に属する。
の形態に限られるものではない。本発明の技術思想から
逸脱しない範囲内で様々の変更、改善を行なうことが可
能であり、それらも本発明の技術的範囲に属する。
【００６２】
【発明の効果】上述した本発明によると、セルトランジ
スタのしきい電圧増加及びリフレッシュタイム増加を具
現でき、欠陥除去のためのウェルアニーリングを省略す
ることによって、工程を単純化させることができる効果
がある。
スタのしきい電圧増加及びリフレッシュタイム増加を具
現でき、欠陥除去のためのウェルアニーリングを省略す
ることによって、工程を単純化させることができる効果
がある。
【図１】従来の技術に係る三重ウェル構造を有する半導
体素子の製造方法を示す工程断面図である。
体素子の製造方法を示す工程断面図である。
【図２】従来の技術に係る三重ウェル構造を有する半導
体素子の製造方法を示す工程断面図である。
体素子の製造方法を示す工程断面図である。
【図３】従来の技術に係る三重ウェル構造を有する半導
体素子の製造方法を示す工程断面図である。
体素子の製造方法を示す工程断面図である。
【図４】従来の技術に係る三重ウェル構造を有する半導
体素子の製造方法を示す工程断面図である。
体素子の製造方法を示す工程断面図である。
【図５】従来の技術に係る三重ウェル構造を有する半導
体素子の製造方法を示す工程断面図である。
体素子の製造方法を示す工程断面図である。
【図６】図５のＸ部分の詳細図である。
【図７】しきい電圧イオン注入領域とソース／ドレイン
との間の熱処理後のドーパントプロファイルをＳＩＭＳ
で分析した結果である。
との間の熱処理後のドーパントプロファイルをＳＩＭＳ
で分析した結果である。
【図８】本発明の実施例に係る三重ウェル構造を有する
半導体素子の製造方法を示す工程断面図である。
半導体素子の製造方法を示す工程断面図である。
【図９】本発明の実施例に係る三重ウェル構造を有する
半導体素子の製造方法を示す工程断面図である。
半導体素子の製造方法を示す工程断面図である。
【図１０】本発明の実施例に係る三重ウェル構造を有す
る半導体素子の製造方法を示す工程断面図である。
る半導体素子の製造方法を示す工程断面図である。
【図１１】本発明の実施例に係る三重ウェル構造を有す
る半導体素子の製造方法を示す工程断面図である。
る半導体素子の製造方法を示す工程断面図である。
【図１２】本発明の実施例に係る三重ウェル構造を有す
る半導体素子の製造方法を示す工程断面図である。
る半導体素子の製造方法を示す工程断面図である。
【図１３】深いｎウェルイオン注入工程条件（ドーズ及
びイオン注入エネルギー）によるｐ＋接合／ｎウェル漏
れ電流特性を比較した図である。
びイオン注入エネルギー）によるｐ＋接合／ｎウェル漏
れ電流特性を比較した図である。
【図１４】ｐウェルイオン注入工程条件（ドーズ及びイ
オン注入エネルギー）による第２ｐウェルのしきい電圧
ロールオフ特性を比較した図である。
オン注入エネルギー）による第２ｐウェルのしきい電圧
ロールオフ特性を比較した図である。
３１ 半導体基板
３２ フィールド酸化膜
３４ 深いｎウェルイオン注入領域（第３領域）
３６ 中間ｎウェルイオン注入領域（第４領域）
３７ ｐチャネルフィールドストップイオン注入領
域 ４０ ｐウェルイオン注入領域（第５領域） ４１ ｎチャネルフィールドストップイオン注入領
域 ４３ 第１ｐウェル（第２導電型第２ウェルの第２
領域） ４４ 深いｎウェル（第１導電型第１ウェル） ４５ 第２ｐウェル（第２導電型第２ウェルの第１
領域） ４７ しきい電圧イオン注入領域
域 ４０ ｐウェルイオン注入領域（第５領域） ４１ ｎチャネルフィールドストップイオン注入領
域 ４３ 第１ｐウェル（第２導電型第２ウェルの第２
領域） ４４ 深いｎウェル（第１導電型第１ウェル） ４５ 第２ｐウェル（第２導電型第２ウェルの第１
領域） ４７ しきい電圧イオン注入領域
Claims (20)
- 【請求項１】 半導体基板の表面に、設定された値より
減少した濃度であって、隣接する、下記の第２導電型第
２ウェル間を隔離するための最小限の濃度を有するプロ
ファイルド第１導電型第１ウェル（４４、以下、第１ウ
ェルという））を形成するステップと、 前記第１ウェルに取り囲まれる第１領域（４５）と前記
第１ウェルにより前記第１領域と隔離される第２領域
（４３）からなり、設定された値より増加した濃度を有
するプロファイルド第２導電型第２ウェル（４５、４
３、以下、第２ウェルという）を形成するステップと、 を含んでなることを特徴とする半導体素子の三重ウェル
形成方法。 - 【請求項２】 前記第１ウェルを形成するステップは、
不純物を注入して半導体基板内に第３領域（３４）を形
成するステップを含むことを特徴とする請求項１に記載
の半導体素子の三重ウェル形成方法。 - 【請求項３】 前記第１ウェルを形成するステップの一
部として、 前記第３領域と前記半導体基板表面との間に不純物を注
入して第４領域（３６）を形成するステップと、 前記第４領域と前記半導体基板表面との間に不純物を注
入して第２導電型フィールドストップ領域（３７）を形
成するステップと、 をさらに含むことを特徴とする請求項２に記載の半導体
素子の三重ウェル形成方法。 - 【請求項４】 前記第３領域（３４）は、０．６ＭｅＶ
〜１．６ＭｅＶのイオン注入エネルギーと５Ｘ１０１２
ｉｏｎｓ／ｃｍ２〜１．５Ｘ１０１３ｉｏｎｓ／ｃｍ２
のドーズにより形成されることを特徴とする請求項３に
記載の半導体素子の三重ウェル形成方法。 - 【請求項５】 前記第４領域（３６）は、５００ｋｅＶ
〜６００ｋｅＶのイオン注入エネルギーと、５Ｘ１０
１２ｉｏｎｓ／ｃｍ２〜２Ｘ１０１３ｉｏｎｓ／ｃｍ２
のドーズにより形成されることを特徴とする請求項３に
記載の半導体素子の三重ウェル形成方法。 - 【請求項６】 前記フィールドストップ領域（３７）
は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギ
ーと、５Ｘ１０１１ｉｏｎｓ／ｃｍ２〜２Ｘ１０１３ｉ
ｏｎｓ／ｃｍ２のドーズにより形成されることを特徴と
する請求項３に記載の半導体素子の三重ウェル形成方
法。 - 【請求項７】 前記第２ウェル（４５、４３）を形成す
るステップは、 前記第１ウェル内に、設定された値より増加した濃度を
有する第５領域（４０）を形成するステップと、 前記５領域と前記半導体基板表面との間に不純物を注入
して第１導電型のフィールドストップ領域（４１）を形
成するステップと、 を含むことを特徴とする請求項１に記載の半導体素子の
三重ウェル形成方法。 - 【請求項８】 前記第５領域（４０）は、１８０ｋｅＶ
〜３００ｋｅＶのイオン注入エネルギーと、５Ｘ１０
１２ｉｏｎｓ／ｃｍ２〜３Ｘ１０１３ｉｏｎｓ／ｃｍ２
のドーズにより形成されることを特徴とする請求項７に
記載の半導体素子の三重ウェル形成方法。 - 【請求項９】 前記フィールドストップ領域（４１）
は、５０ｋｅＶ〜８０ｋｅＶのイオン注入エネルギー
と、５Ｘ１０１１ｉｏｎｓ／ｃｍ２〜１Ｘ１０１ ３ｉｏ
ｎｓ／ｃｍ２のドーズにより形成されることを特徴とす
る請求項７に記載の半導体素子の三重ウェル形成方法。 - 【請求項１０】 前記第２ウェルを形成した後、 熱処理を実施して前記第１ウェルと前記第２ウェル内に
注入された不純物を活性化させるステップをさらに含む
ことを特徴とする請求項１に記載の半導体素子の三重ウ
ェル形成方法。 - 【請求項１１】 半導体基板内に、設定された値より減
少した濃度であって、隣接する下記第２ウェル間を隔離
するための最小限の濃度を有するプロファイルド第１導
電型第１ウェル（４４）を形成するステップと、 前記第１ウェルに取り囲まれ、設定された値より増加し
た濃度を有するプロファイルド第２導電型第２ウェル
（４５）を形成するステップと、 前記第２ウェル内に、しきい電圧を調節するための第２
導電型不純物を注入し、しきい電圧イオン注入領域（４
７）を形成するステップと、 前記第２ウェル上の選択された領域上にゲート酸化膜と
ゲート電極を形成するステップと、 前記ゲート電極両側の前記第２ウェル内に第１導電型ソ
ース／ドレイン領域を形成するステップと、 を含むことを特徴とする半導体素子の製造方法。 - 【請求項１２】 前記第１ウェル（４４）を形成するス
テップは、半導体基板内に不純物を注入して第３領域を
形成するステップを含むことを特徴とする請求項１１に
記載の半導体素子の製造方法。 - 【請求項１３】 前記第１ウェルを形成するステップの
一部として、 前記半導体基板の表面に不純物を注入して第４領域（３
６）を形成するステップと、 前記４領域と前記半導体基板表面の間に不純物を注入し
て第２導電型のフィールドストップ領域（３７）を形成
するステップと、 を含むことを特徴とする請求項１２に記載の半導体素子
の製造方法。 - 【請求項１４】 前記第３領域（３４）は、０．６Ｍｅ
Ｖ〜１．６ＭｅＶのイオン注入エネルギーと、５Ｘ１０
１２ｉｏｎｓ／ｃｍ２〜１．５Ｘ１０１３ｉｏｎｓ／ｃ
ｍ２のドーズにより形成されることを特徴とする請求項
１２に記載の半導体素子の製造方法。 - 【請求項１５】 前記第４領域（３６）は、５００ｋｅ
Ｖ〜６００ｋｅＶのイオン注入エネルギーと、５Ｘ１０
１２ｉｏｎｓ／ｃｍ２〜２Ｘ１０１３ｉｏｎｓ／ｃｍ２
のドーズにより形成されることを特徴とする請求項１３
に記載の半導体素子の製造方法。 - 【請求項１６】 前記フィールドストップ領域（３７）
は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギ
ーと、５Ｘ１０１１ｉｏｎｓ／ｃｍ２〜２Ｘ１０１３ｉ
ｏｎｓ／ｃｍ２のドーズにより形成されることを特徴と
する請求項１３に記載の半導体素子の製造方法。 - 【請求項１７】 前記第２ウェル（４５）を形成するス
テップは、 前記第１ウェル（３４）内に、設定された値より増加し
た濃度を有する第５領域（４０）を形成するステップ
と、 前記第５領域と前記半導体基板の表面の間に不純物を注
入して第１導電型フィールドストップ領域（４１）を形
成するステップと、 を含むことを特徴とする請求項１１に記載の半導体素子
の製造方法。 - 【請求項１８】 前記第５領域（４０）は、１８０ｋｅ
Ｖ〜３００ｋｅＶのイオン注入エネルギーと、５Ｘ１０
１２ｉｏｎｓ／ｃｍ２〜３Ｘ１０１３ｉｏｎｓ／ｃｍ２
のドーズにより形成されることを特徴とする請求項１７
に記載の半導体素子の製造方法。 - 【請求項１９】 前記フィールドストップ領域（４１）
は、５０ｋｅＶ〜８０ｋｅＶのイオン注入エネルギー
と、５Ｘ１０１１ｉｏｎｓ／ｃｍ２〜１Ｘ１０ １３ｉｏ
ｎｓ／ｃｍ２のドーズにより形成することを特徴とする
請求項１７に記載の半導体素子の製造方法。 - 【請求項２０】 前記しきい電圧イオン注入領域（４
７）は、 １５ＫｅＶ〜４０ＫｅＶまたは３０ＫｅＶ〜４０ＫｅＶ
から選択されたイオン注入エネルギーと、５Ｘ１０１２
ｉｏｎｓ／ｃｍ２〜１．５Ｘ１０１３ｉｏｎｓ／ｃｍ２
のドーズにより形成されることを特徴とする請求項１１
に記載の半導体素子の製造方法。
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