KR20070027953A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, P-웰 및 N-웰이 구비된 반도체기판을 제공하는 단계와, 상기 반도체기판 상에 게이트산화막을 형성하는 단계와, 상기 게이트산화막 상에 비도핑된 폴리실리콘막을 형성하는 단계와, 상기 P-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 n형 불순물을 이온주입하는 단계와, 상기 N-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 p형 불순물을 이온주입하는 단계와, 상기 결과물 상에 금속계막과 하드마스크 질화막을 차례로 형성하는 단계와, 상기 하드마스크 질화막, 금속계막, 폴리실리콘막 및 게이트산화막을 차례로 식각하여 P-웰 상에 n형 게이트를 형성함과 아울러 N-웰 상에 p형 게이트를 형성하는 단계와, 상기 p형 게이트 양측벽에 선택적으로 Ge를 이온주입하여 상기 p형 게이트의 폴리실리콘막 가장자리 각각에 SiGe층을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2는 종래 기술의 문제를 설명하기 위한 도면.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
300 : 반도체기판 301 : 소자분리막
303a : P-웰 303b : N-웰
310 : 게이트절연막 320 : 비도핑된 폴리실리콘막
320a : n+ 폴리실리콘막 320b : p+ 폴리실리콘막
325 : SiGe층 330 : 금속계막
340 : 하드마스크 질화막 350a : n형 게이트
350b, 350b' : p형 게이트 M3, M4, M5 : 감광막패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 듀얼 게이트 씨모스(dual gate CMOS) 제조 공정에서의 게이트 공핍화(gate depletion) 문제를 개선할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 씨모스(CMOS) 소자는 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 n+ 폴리실리콘 게이트를 형성하여 왔는데, 이 방법의 경우, PMOS 영역에서 카운터 도핑(Counter-doping)에 의한 매몰채널(Buried Channel)이 형성되어 단채널효과(Short Channel Effect)가 증대되는 문제점이 발생되었다.
이에 따라, 최근에는 NMOS 영역에는 n+ 폴리실리콘 게이트를, 그리고, PMOS 영역에는 p+ 폴리실리콘 게이트를 형성하는 듀얼 게이트(dual gate) 형성방법이 이용되고 있으며, 이러한 듀얼 게이트 형성방법의 경우, NMOS 및 PMOS 영역 모두에서 표면 채널(Surface Channel)을 형성시키는 것에 의해서 상기 매몰 채널로 인한 문제점이 해결된다.
도 1a 내지 도 1c는 종래 기술에 따른 듀얼 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(101)이 구비된 반도체기판(100)을 마련하고, 공지된 마스크 및 이온주입 공정을 행하여 상기 기판(100) 내에 P-웰(102a) 및 N-웰(102b)을 형성한다. 그런다음, 상기 기판(100)의 P-웰(102a) 상에는 NMOS용 n형 게이트(150a)를 형성하고, 한편, N-웰(102b) 상에는 PMOS용 p형 게이트(150b)를 형성한다.
도면에서 미설명된 도면부호 110은 게이트절연막을, 120a는 n+ 폴리실리콘막 을, 120b는 p+ 폴리실리콘막을, 130은 게이트 저저항 구현을 위한 금속계막을, 그리고 140은 하드마스크 질화막을 각각 나타낸다.
도 1b를 참조하면, 상기 결과물 상에 P-웰(102a) 영역을 노출시키는 제1감광막패턴(M1)을 형성한 후, 상기 제1감광막패턴(M1) 및 n형 게이트(150a)를 이온주입 장벽으로 이용해서 노출된 기판 영역 내에 LDD(lightly doped drain) 형성을 위한 n형 불순물 이온주입을 수행한다.
도 1c를 참조하면, 제1감광막패턴을 제거한 상태에서, 상기 결과물 상에 N-웰(102b) 영역을 노출시키는 제2감광막패턴(M2)을 형성한 후, 상기 제2감광막패턴(M2) 및 p형 게이트(150b)를 이온주입 장벽으로 이용해서 노출된 기판 영역 내에 LDD 형성을 위한 p형 불순물 이온주입을 수행한다.
이후, 도시하지는 않았지만, 제2감광막패턴을 제거한 후, 계속해서 공지의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는 PMOS의 p+ 폴리실리콘막(120b)으로부터 p형 불순물(보론이온)이 금속계막(130)으로 외방확산(out-diffusion)하여 폴리실리콘막 내의 불순물 도핑농도가 불충분하게 되는 게이트 공핍화(gate depletion) 현상이 발생하는 문제가 있다. 상기 게이트 공핍화 현상은 게이트의 중앙부 보다 양측 가장자리 부분에서 상대적으로 심하게 발생하는데, 이것은 게이트 양측 가장자리 부분에 전계(electron field)가 집중되는 현상(fringing effect) 때문이다.
최근 반도체 소자의 고집적화로 채널 길이, 즉 게이트 선폭이 감소함에 따 라, 게이트의 총 선폭 중에서 상기 전계 집중 효과가 발생하는 게이트 양측 가장자리 부분이 차지하는 비율이 증가하고 있고, 이에 따라, 게이트 공핍화 문제는 더욱 심각해지고 있다. 도 2는 상기한 단채널화에 따른 게이트 공핍화 심화 현상을 보여주는 도면으로서, 이미 언급한 바와 같이, 채널이 짧을수록 게이트 양측 가장자리 공핍영역이 차지하는 면적이 증가하여 게이트 공핍화 현상이 심해지는 것을 확인할 수 있다.
이와 같이 게이트 공핍화가 발생하면 채널을 인버젼(inversion)시키기 위해서 게이트에 인가되는 전압 중의 일부가 폴리실리콘막의 공핍 영역에 인가되어 문턱전압(Vt)이 증가되고, 게이트절연막의 전기적 두께가 증가하여 온-전류(on- current)가 감소되어 소자 동작 특성이 열화된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 듀얼 폴리 게이트를 갖는 반도체 소자를 제조함에 있어서 PMOS의 p+ 폴리실리콘막 양측 가장자리 부분의 게이트 공핍화 현상을 억제하여 소자의 특성을 개선할 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, P-웰 및 N-웰이 구비된 반도체기판을 제공하는 단계; 상기 반도체기판 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 비도핑된 폴리실리콘막을 형성하는 단계; 상기 P-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 n형 불순물을 이온주입하는 단계; 상기 N-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선 택적으로 p형 불순물을 이온주입하는 단계; 상기 결과물 상에 금속계막과 하드마스크 질화막을 차례로 형성하는 단계; 상기 하드마스크 질화막, 금속계막, 폴리실리콘막 및 게이트산화막을 차례로 식각하여 P-웰 상에 n형 게이트를 형성함과 아울러 N-웰 상에 p형 게이트를 형성하는 단계; 및 상기 p형 게이트 양측벽에 선택적으로 Ge를 이온주입하여 상기 p형 게이트의 폴리실리콘막 가장자리 각각에 SiGe층을 형성하는 단계;를 포함한다.
여기서, 상기 n형 불순물을 이온주입하는 단계는 P 또는 As를 2.0E15∼6.0E15 원자/㎠ 도우즈로 이온주입하고, 상기 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 2.0E15∼6.0E15 원자/㎠ 도우즈로 이온주입한다.
한편, 상기 금속계막은 텅스텐막 또는 텅스텐실리사이드막이다.
또한, 본 발명은 상기 게이트산화막을 형성하는 단계 후, 그리고, 상기 비도핑된 폴리실리콘막을 형성하는 단계 전, 상기 게이트산화막으로의 불순물 침투 현상이 억제되도록 게이트산화막을 질화처리하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 듀얼 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 소자분리막(301)이 구비된 반도체기판(300)을 마련하고, 공지된 마스크 및 이온주입 공정을 행하여 상기 반도체기판(300) 내에 P-웰(302a) 및 N-웰(302b)을 형성한다.
그런다음, 상기 기판(300) 상에 게이트절연막(310)을 형성한다. 여기서, 상기 게이트절연막(310)은 먼저 기판(300) 상에 게이트용 산화막을 형성한 후, 상기 게이트용 산화막 표면의 일부 두께를 질화시켜 산화막과 질화막의 적층막으로 구성함이 바람직한데, 이것은 상기 질화막이 게이트절연막(310)으로의 불순물 침투 현상을 억제하는 역할을 하기 때문이다.
다음으로, 상기 게이트절연막(310) 상에 비도핑된 폴리실리콘막(320)을 형성하고, 상기 비도핑된 폴리실리콘막(320) 상에 상기 P-웰(302a) 상에 형성된 비도핑된 폴리실리콘막(320) 부분을 선택적으로 노출시키는 제3감광막패턴(M3)을 형성한 후, 상기 제3감광막패턴(M3)을 이온주입 장벽으로 이용해서 P-웰(302a) 상에 형성된 폴리실리콘막(320) 부분에 P 또는 As와 같은 n형 불순물을 2.0E15∼6.0E15 원자/㎠ 도우즈로 이온주입하여 n+ 폴리실리콘막(320a)을 형성한다.
도 3b를 참조하면, 제3감광막패턴을 제거한 상태에서, 상기 결과물 상에 상기 N-웰(302b) 상에 형성된 비도핑된 폴리실리콘막(320) 부분을 선택적으로 노출시키는 제4감광막패턴(M4)을 형성한 후, 상기 제4감광막패턴(M4)을 이온주입 장벽으로 이용해서 상기 N-웰(302b) 상에 형성된 폴리실리콘막(320) 부분에 B 또는 BF2와 같은 p형 불순물을 2.0E15∼6.0E15 원자/㎠ 도우즈로 이온주입하여 p+ 폴리실리콘막(320b)을 형성한다.
여기서, 도시하고 설명하지는 않았지만, 상기 비도핑된 폴리실리콘막(320) 부분에 n형 불순물 및 p형 불순물을 이온주입한 후, 이온주입된 불순물이 게이트 폴리실리콘막 전 영역으로 확산되도록 결과물을 어닐링하여 n+ 폴리실리콘막(320a) 및 p+ 폴리실리콘막(320b)을 형성하게 되는데, 본 발명에서는 상기 어닐링 공정을 RTA(Rapid Thermal Anealing) 방식에 따라 850∼1000℃ 온도에서 10∼60초 동안 수행한다.
도 3c를 참조하면, 제4감광막패턴을 제거한 상태에서, 상기 이온주입된 상기 결과물 상에 게이트의 저저항을 구현하기 위해 텅스텐 또는 텅스텐실리사이드 재질의 금속계막(330)을 형성하고, 계속해서, 상기 금속계막(330) 상에 하드마스크 질화막(340)을 형성한다. 그런다음, 상기 하드마스크 질화막(340), 금속계막(330), n+ 폴리실리콘막(320a), p+ 폴리실리콘막(320b) 및 게이트절연막(310)을 식각하여 P-웰(302a) 상에 NMOS용 n형 게이트(350a)를 형성함과 아울러 N-웰(302b) 상에 PMOS용 p형 게이트(350b)를 형성한다.
도 3d를 참조하면, 상기 결과물 상에 P-웰(302a) 영역을 노출시키는 제5감광막패턴(M5)을 형성한 후, 상기 제5감광막패턴(M5) 및 n형 게이트(350a)를 이온주입 장벽으로 이용해서 노출된 기판 영역 내에 LDD 형성을 위한 n형 불순물 이온주입을 수행한다.
도 3e를 참조하면, 제5감광막패턴을 제거한 상태에서, 상기 결과물 상에 N-웰(302b) 영역을 노출시키는 제6감광막패턴(M6)을 형성한 후, 상기 제6감광막패턴(M6) 및 p형 게이트(350b)를 이온주입 장벽으로 이용해서 노출된 기판 영역 내에 LDD 형성을 위한 p형 불순물 이온주입을 수행한다.
도 3f를 참조하면, 상기 제6감광막패턴(M6)을 이온주입 장벽으로 이용해서 PMOS용 p형 게이트 양측벽에 Ge를 경사 이온주입하여 상기 p형 게이트의 p+ 폴리실리콘막(320b) 가장자리 각각에 SiGe층(325)을 형성시킨다.
여기서, 상기 SiGe층(325)은 폴리실리콘막 보다 상대적으로 보론 용해도(boron solubility)가 높은 특성을 갖기 때문에, 상기 SiGe층(325)이 형성된 p형 게이트(350b') 가장자리 부분의 보론 농도가 게이트(350b') 중앙부의 보론 농도 보다 높아지게 된다.
이에 따라, 본 발명은 PMOS에서 문제시되는 게이트 가장자리 부분의 전계 집중으로 인한 게이트 공핍화 심화 현상을 효과적으로 억제할 수 있고 채널 길이에 상관 없이 균일한 특성을 갖는 게이트를 구현할 수 있다. 그러므로, 게이트 공핍화에 따른 문턱전압 및 구동 전류 특성 열화 문제를 억제하여 소자의 동작 특성을 개선할 수 있고, 아울러, 게이트 치수 변동에 따른 특성 변동폭을 감소시켜 소자 특성의 균일성을 향상시킬 수 있다.
또한, 본 발명은 상기 Ge 경사 이온주입시 LDD 형성을 위한 감광막패턴을 이온주입 장벽으로 이용하기 때문에, 추가적인 마스크 공정이 요구되지 않는다는 공정상의 잇점이 있다.
이후, 도시하지는 않았지만, 제6감광막패턴을 제거한 후, 계속해서 공지의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 듀얼 폴리 게이트를 형성함에 있어서, PMOS용 p형 게이트 양측벽에 선택적으로 Ge를 경사 이온주입하여 p+ 폴리실리콘막 가장자리 각각에 폴리실리콘막 보다 상대적으로 보론 용해도가 높은 SiGe층을 형성함으로써, 게이트 가장자리 부분의 보론 농도를 증가시켜 PMOS에서 문제시되는 게이트 가장자리 부분의 전계 집중으로 인한 게이트 공핍화 심화 현상을 효과적으로 억제할 수 있다. 이에 따라, 게이트 공핍화에 따른 문턱전압 및 구동 전류 특성 열화 문제를 억제하여 소자의 동작 특성을 개선할 수 있다.
또한, 본 발명은 채널 길이에 상관 없이 균일한 특성을 갖는 게이트를 구현할 수 있으므로, 게이트 치수 변동에 따른 특성 변동폭을 감소시켜 소자 특성의 균일성을 향상시킬 수 있다.
아울러, 본 발명은 Ge 경사 이온주입시 LDD 형성을 위한 감광막패턴을 이온주입 장벽으로 이용하기 때문에, 추가적인 마스크 공정이 요구되지 않는다는 공정상의 잇점이 있다.

Claims (5)

  1. P-웰 및 N-웰이 구비된 반도체기판을 제공하는 단계;
    상기 반도체기판 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 비도핑된 폴리실리콘막을 형성하는 단계;
    상기 P-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 n형 불순물을 이온주입하는 단계;
    상기 N-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 p형 불순물을 이온주입하는 단계;
    상기 결과물 상에 금속계막과 하드마스크 질화막을 차례로 형성하는 단계;
    상기 하드마스크 질화막, 금속계막, 폴리실리콘막 및 게이트산화막을 차례로 식각하여 P-웰 상에 n형 게이트를 형성함과 아울러 N-웰 상에 p형 게이트를 형성하는 단계; 및
    상기 p형 게이트 양측벽에 선택적으로 Ge를 이온주입하여 상기 p형 게이트의 폴리실리콘막 가장자리 각각에 SiGe층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트산화막을 형성하는 단계 후, 그리고, 상기 비도핑된 폴리실리콘막을 형성하는 단계 전, 상기 게이트산화막으로의 불순물 침투 현상이 억제되도록 게이트산화막을 질화처리하는 단계를 더 포함하는 것을 특징으 로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 n형 불순물을 이온주입하는 단계는 P 또는 As를 2.0E15∼6.0E15 원자/㎠ 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 2.0E15∼6.0E15 원자/㎠ 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 금속계막은 텅스텐막 또는 텅스텐실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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