JP4045373B2 - 三重ウェル構造を持つ半導体素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、リフレッシュ特性に優れた導体素子の製造方法に関するものである。
【0002】
【従来の技術】
一般に、半導体製品の大部分はCMOSFET技術により製作されているが、CMOSFET技術は、nMOSFETとpMOSFETという2種類の半導体素子を一つのチップ上に具現する技術である。nMOSFETとpMOSFETを一つのウェーハ上で同時に製作するためには、これらの素子を分離するためのウェル形成技術が必要である。
【0003】
一般的なウェル形成技術には、低エネルギーでイオン注入した後、長時間の高温熱処理を必要とする拡散ウェル(diffused well)形成技術がある。この拡散ウェル形成技術は、長時間の熱処理が必要であるので、半導体素子の製造コストの側面において不利であり、イオンのドーピング濃度がウェーハ表面から深さ方向に単調な減少をすることになるので、素子の特性を制御する面においても制約がある。
【0004】
このような短所を改善するため、近年、新しいウェル形成方法のプロファイルドウェル(profiled well)形成技術が提案されているが、これはパンチスルー(punchthrough)及びラッチ・アップ(latchup)防止等の素子の動作特性の改善のため、所望の深さに所望する量の高エネルギーイオン注入を行って、簡単な熱処理を経てウェルを形成する方法である。
【0005】
一方、ウェル形成方法には、一つのウェーハ上に形成されるウェルの種類の個数に応じて二重ウェル(twin well)と三重ウェル(triple well)がある。三重ウェル工程は、二つのpウェルと二つのpウェルのうちいずれか一つを取り囲む深いnウェルからなり、二重ウェル工程の場合と異なり、各pウェルに形成されるnMOSFETの特性を異なるように制御できる長所と、nウェルに取り囲まれたpウェル上に形成されるnMOSFETが外部の雑音に強いという長所がある。
【0006】
したがって、近年、ウェル形成技術は、拡散二重ウェル工程からプロファイルド三重ウェル工程に変化しつつある。
【0007】
一方、三重ウェルのうちnウェルに取り囲まれたpウェルに形成されるnMOSFETは、通常セルトランジスタに利用されるが、このようなセルトランジスタのゲート長(gate length)が小さくなるにつれ、しきい電圧(VT:Threshold Voltage)が急激に小さくなる、しきい電圧ロールオフ(Vt roll−off)という現象が発生する問題がある。
【0008】
しかも、しきい電圧が同一ウェーハ上で不均一に小さくなり、その分布が広がる。しきい電圧の分布が広くなる原因は、ゲート長が小さいトランジスタであるほどゲート長のウェーハ内変動(gate length variation)が激しくなるからである。結局、最近の、ゲート長の小さいトランジスタでは、しきい電圧のロールオフ問題が決定的問題となり、セルトランジスタの均一な特性を確保するためには、しきい電圧の分布が均一であるほど良いので、しきい電圧のロールオフ現象を改善することが望ましい(例えば、特許文献1参照)。
【0009】
図1ないし図5は、従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【0010】
図1に示すように、半導体基板11にSTI(Shallow TrenchIsolation)工程を通してフィールド酸化膜12を形成した後、半導体基板11上に感光膜を塗布し露光及び現像によりパターンニングして第1マスク13を形成する。
【0011】
次いで、第1マスク13をイオン注入マスクにして高エネルギーのイオン注入機でn型ドーパントをイオン注入して半導体基板11内にプロファイルドnウェルの第1領域14を形成する。
【0012】
図2に示すように、第1マスク13をストリップした後、半導体基板11上に感光膜を塗布し露光及び現像によりパターンニングして第2マスク15を形成し、次いで第2マスク15をイオン注入マスクにして高エネルギーのイオン注入機でn型ドーパントをイオン注入してプロファイルドnウェルの第2領域16と第3領域17を形成する。
【0013】
ここで、プロファイルドnウェルの第2領域16は、中間nウェルイオン注入領域であり、第3領域17は、pチャネルフィールドストップイオン注入領域であり、プロファイルドnウェルは、図面中の符号18のようなプロファイルを有する。
【0014】
図3に示すように、第2マスク15をストリップした後、感光膜を塗布した後、露光及び現像によりパターンニングして第3マスク19を形成し、第3マスク19をイオン注入マスクにして高エネルギーのイオン注入機でp型ドーパントをイオン注入してプロファイルドpウェルの第1領域20と第2領域21を形成する。
【0015】
ここで、プロファイルドpウェルの第1領域20と第2領域21は、各々pウェルイオン注入領域とnチャネルフィールドストップイオン注入領域であり、プロファイルドpウェルは、図面中の符号22のようなプロファイルを有する。
【0016】
次に、図4に示すように、プロファイルドnウェルとpウェルにイオン注入されたドーパントを炉熱処理(furnace anneal)過程を通して活性化させて三重ウェル形成工程を完成する。
【0017】
ここで、三重ウェルは、第1pウェル23、第1pウェル23に隣接した深いnウェル24、深いnウェル24により囲まれ、第1pウェル23と所定の距離を置いて深いnウェル24内に形成された第2pウェル25、からなる。
【0018】
一方、第2pウェル25に形成されるトランジスタは、第1pウェル23に形成されるトランジスタと異なる特性を持つことができる。さらに、第2pウェル25は、深いnウェル24により囲まれているので、突然侵入するサージ性外部電圧やノイズから保護される長所がある。したがって、セルトランジスタを第2pウェル25内に具現する理由がここにある。
【0019】
次に、三重ウェルが形成された半導体基板11上に感光膜を塗布して露光及び現像によりパターンニングしてセルトランジスタが形成される領域、例えば、第2pウェル25が形成された半導体基板11の一部を露出させる第4マスク26を形成した後、第4マスク26をイオン注入マスクにしてセルトランジスタのしきい電圧を調節するためのp型ドーパントを第2pウェル25全面にイオン注入してしきい電圧イオン注入領域27を形成する。
【0020】
図5に示すように、第4マスク26を除去した後、半導体基板11の選択された領域上にゲート酸化膜28とスペーサ29bが備わったゲート電極29aを形成し、マスク工程なしにn型及びp型不純物の全面イオン注入工程を通してセルトランジスタ及び周辺回路部内のnMOSFETのn+ソース/ドレイン領域30aを形成し、周辺回路部内のpMOSFETのp+ポケットイオン注入領域(ソース/ドレイン領域)30bを形成する。
【0021】
図6は、図5のX部分を拡大した図面である。図6を参照すると、で上述した従来技術は、セルトランジスタのしきい電圧を調節するため、p型ドーパントをイオン注入する。望ましくは、しきい電圧を決めるチャネル領域にだけ注入すべきであるが、しきい電圧イオン注入領域27は、セルのn+ソース/ドレイン領域30aとも大部分重なっている。そのため、カウンタドーピング(counter doping)効果を生じて、n+ソース/ドレインのシャープな接合の消失につながるので、抵抗増加及び電界の増加によりリフレッシュタイムの減少等、素子の信頼度が劣化するといった問題がある。
【0022】
さらに、セルトランジスタの動作に必要なしきい電圧を調節するためには、必ずチャネル領域に一定量以上のp型ドーパントが必要であり、このため、p型ドーパントのイオン注入ドーズ量を増加すると、しきい電圧は所望の通り上昇するが、カウンタドーピング効果がより一層増大してリフレッシュ特性がさらに劣化する。このトレードオフ(trade−off)関係上、しきい電圧を調節するためのイオン注入工程及びソース/ドレインイオン注入工程条件の選択の幅が狭まるという問題がある。
【0023】
図7は、しきい電圧イオン注入領域とソース/ドレインとの間の熱処理後のドーパントプロファイルをSIMSで分析した結果である。
【0024】
図7を参照すると、セルトランジスタ動作に必要なしきい電圧を調整するため、しきい電圧イオン注入領域27に、たとえば、20keVのエネルギーと、1.0E13のドーズでボロン(B)を注入すると、濃度プロファイル‘B’が得られる。次に、BF2を30keVのエネルギーと、1.5E13のドーズで注入すると(これは、ボロン(B)を6.7keVのエネルギーで注入することに相当する)、濃度プロファイル‘A’が得られ、セルしきい電圧は所望の通り上昇する。しかしn+ソース/ドレイン領域では、n型不純物(リン(P))濃度プロファイル‘C’に対しp型不純物(ボロン(B))プロファイル‘A’が接近し、カウンタドーピング効果がさらに増大し、接合の形成が不完全になる。
【0025】
したがって、このようにして形成された接合を有するセルのリフレッシュ特性はさらに劣化する。
【0026】
【特許文献1】
特開2000―195816号
【0027】
【発明が解決しようとする課題】
そこで本発明は上記従来の技術の問題点を解決するためになされたものであって、その目的は、三重ウェルのうちnウェルに取り囲まれるpウェル上に形成されたトランジスタのしきい電圧及びリフレッシュ特性の低下を抑制するのに適した半導体素子の製造方法を提供することにある。
【0028】
【課題を解決するための手段】
前記課題を達成するための本発明の半導体素子の三重ウェル形成方法は、 半導体基板の表面に、プロファイルド第1導電型第1ウェル(44)を形成するステップと、前記第1ウェルに取り囲まれる第1領域(45)と前記第1ウェルにより前記第1領域と隔離される第2領域(43)からなるプロファイルド第2導電型第2ウェル(45、43)を形成するステップと、を含んでなることを特徴とする半導体素子の三重ウェル形成方法であって、 前記第1ウェルを形成するステップは、第1導電型不純物を注入して半導体基板内に第3領域(34)を形成するステップを含み、
前記第1ウェルを形成するステップの一部として、前記第3領域と前記半導体基板表面との間に第1導電型不純物を注入して第4領域(36)を形成するステップと、前記第4領域と前記半導体基板表面との間に第1導電型不純物を注入して第2導電型チャネルフィールドストップ領域(37)を形成するステップと、をさらに含み、 前記第3領域(34)は、0.6MeV〜1.6MeVのイオン注入エネルギーと5×1012ions/cm2〜1.5×1013ions/cm2のドーズによりリンイオンを注入して形成され、 前記第4領域(36)は、500keV〜600keVのイオン注入エネルギーと、5×1012ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成され、 前記フィールドストップ領域(37)は、150keV〜300keVのイオン注入エネルギーと、5×1011ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成されることを特徴とする。
【0029】
また、前記課題を達成するための本発明の半導体素子の製造方法は、 半導体基板内に、プロファイルド第1導電型第1ウェル(44)を形成するステップと、前記第1ウェルに取り囲まれたプロファイルド第2導電型第2ウェル(45)を形成するステップと、前記第2ウェル内に、しきい電圧を調節するための第2導電型不純物を注入し、しきい電圧イオン注入領域(47)を形成するステップと、前記第2ウェル上の選択された領域上にゲート酸化膜とゲート電極を形成するステップと、前記ゲート電極両側の前記第2ウェル内に第1導電型ソース/ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法であって、 前記第1ウェル(44)を形成するステップは、半導体基板内に第1導電型不純物を注入して第3領域(34)を形成するステップを含み、 前記第1ウェルを形成するステップの一部として、前記第3領域と前記半導体基板表面との間に第1導電型不純物を注入して第4領域(36)を形成するステップと、前記4領域と前記半導体基板表面との間に第1導電型不純物を注入して第2導電型チャネルフィールドストップ領域(37)を形成するステップと、を含み、 前記第3領域(34)は、0.6MeV〜1.6MeVのイオン注入エネルギーと、5×1012ions/cm2〜1.5×1013ions/cm2のドーズによりリンイオンを注入して形成され、 前記第4領域(36)は、500keV〜600keVのイオン注入エネルギーと、5×1012ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成され、 前記フィールドストップ領域(37)は、150keV〜300keVのイオン注入エネルギーと、5×1011ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成されることを特徴とする。
【0030】
【発明の実施の形態】
以下、本発明の最も好ましい実施例を添附する図面を参照しながら説明する。
【0031】
図8ないし図12は、本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【0032】
図8に示すように、半導体基板31にSTI工程を通して素子間隔離のためのフィールド酸化膜32を形成した後、半導体基板31上に感光膜を塗布し露光及び現像によりパターンニングして第1マスク33を形成する。ここで、第1マスク33は、高エネルギーイオン注入のための感光膜を用い、密度が1g/cm3〜10g/cm3であり、厚さが2.5μm以上である。
【0033】
次に、第1マスク33により露出された半導体基板31に高エネルギーのイオン注入機でn型ドーパントである31P(リン)イオンを注入して深いnウェルイオン注入領域(第3領域)34を形成する。
【0034】
この場合、接合漏れ電流を考慮してイオン注入エネルギーは、通常の技術と類似した0.6MeV〜1.6MeVにし、31Pイオンのドーズを設定された値より減少して、5×1012ions/cm2〜1.5×1013ions/cm2でイオン注入を行なう。ここで、31Pイオンのドーズ量を下げた理由は、接合漏れ電流を下げるためであり、また、このドーズ値は、隣接したウェル間の隔離のための深いnウェルイオン注入領域34を形成するための最小限の値であるからである。
【0035】
このように、深いnウェルイオン注入領域34のドーズ量を減少したので、隣接したウェル、特に、セルトランジスタが形成されるpウェルのドーパント濃度を後述のように増加することを期待できる。
【0036】
次に、図9に示すように、第1マスク33をストリップした後、半導体基板31上に感光膜を塗布し露光及び現像によりパターンニングして第2マスク35を形成し、第2マスク35をイオン注入マスクにして高エネルギーのイオン注入機でn型ドーパントをイオン注入して中間nウェルイオン注入領域(第4領域)36及びpチャネルフィールドストップイオン注入領域37を形成する。
【0037】
この場合、中間nウェルイオン注入は、31Pイオンを用い、ドーズは、5×1012ions/cm2〜2×1013ions/cm2、イオン注入エネルギーは、500keV〜600keVに調節することが好ましく、pチャネルフィールドストップイオン注入は、31Pイオンを用い、ドーズは、5×1011ions/cm2〜2×1013ions/cm2、イオン注入エネルギーは、150keV〜300keVに調節することが好ましい。
【0038】
上述した3段階イオン注入を通して深いnウェルイオン注入領域34、中間nウェルイオン注入領域36とpチャネルフィールドストップイオン注入領域37は、プロファイルドnウェル(プロファイルド第1導電型第1ウェル)44をなす。ここで、図面中の符号38は、プロファイルドnウェルのプロファイルを示す。
以下、この「プロファイルドnウェル44」を「深いnウェル44」と略記する。
【0039】
図10に示すように、第2マスク35をストリップした後、感光膜を塗布した後露光及び現像によりパターンニングして第3マスク39を形成し、第3マスク39をイオン注入マスクにして高エネルギーのイオン注入機でp型ドーパントをイオン注入してpウェルイオン注入領域(第5領域)40とnチャネルフィールドストップイオン注入領域41を形成する。
【0040】
この場合、pウェルイオン注入は、設定された値より増加し、5×1012ions/cm2〜3×1013ions/cm2のボロン(B)、180keV〜300keVのイオン注入エネルギー条件を使用することが好ましく、nチャネルフィールドストップイオン注入は、5×1011ions/cm2〜1×1013ions/cm2のボロン、50keV〜80keVのイオン注入エネルギー条件を使用することが好ましい。
【0041】
上述した2段階ボロンのイオン注入を通してpウェルイオン注入領域40とnチャネルフィールドストップイオン注入領域41は、プロファイルドpウェル(プロファイルド第2導電型第2ウェル)43(第2領域)、45(第1領域)をなす。ここで、図面中の符号42は、プロファイルドpウェル43、45のプロファイルを示す。
以下、この「プロファイルドnウェル43(第2領域)、45(第1領域)」を各々、「第1pウェル」「第2pウェル」と略記する。
【0042】
上述したpウェルイオン注入の際、先にnウェルイオン注入時のドーズ量を下げてあるので、p型ドーパントのドーズ量を増加させることができる。
【0043】
次に、図11に示すように、第3マスク39をストリップした後、プロファイルドnウェルとpウェルにイオン注入されたドーパントを炉熱処理過程を通して活性化させて三重ウェル形成工程を完成する。
【0044】
ここで、三重ウェルは、第1pウェル43と、第1pウェル43に隣接した深いnウェル44と、深いnウェル44で囲まれ、第1pウェル43と所定の距離を置いて深いnウェル44内に形成された第2pウェル45とからなる。
【0045】
一方、第2pウェル45に形成されるトランジスタは、第1pウェル43に形成されるトランジスタと異なる特性を持たせることができる。さらに、第2pウェル45は、深いnウェル44で囲まれているので、突然侵入するサージ性外部電圧やノイズから保護される長所がある。
【0046】
したがって、セルトランジスタを第2pウェル45内に具現する理由がここにある。
【0047】
次に、三重ウェルが形成された半導体基板31上に感光膜を塗布し露光及び現像によりパターンニングしてセルトランジスタが形成される領域、例えば、第2pウェル45が形成された半導体基板31の一部を露出させる第4マスク46を形成する。
【0048】
次に、第4マスク46をイオン注入マスクにしてセルトランジスタのしきい電圧を調節するためのp型ドーパントを第2pウェル45の全面にイオン注入してしきい電圧イオン注入領域47を形成する。
【0049】
この場合、しきい電圧の調節のためのp型ドーパントイオン注入は、5×1012ions/cm2〜1.5×1013ions/cm2のドーズを有するボロン(B)や2フッ化ボロン(BF2)を注入するが、ボロンをイオン注入する場合のイオン注入エネルギーは、15keV〜40keVにし、2フッ化ボロンをイオン注入する場合のイオン注入エネルギーは、30keV〜40keVにする。
【0050】
ここで、2フッ化ボロンを、30keVのイオン注入エネルギーでイオン注入する場合は、ボロンを、6.7keVでイオン注入する場合と同じドーピングプロファイルを有する。
【0051】
図12に示すように、次に、第4マスク46を除去した後、半導体基板31の選択された領域上にゲート酸化膜48とスペーサ49bを備えたゲート電極49aを形成し、マスク工程なしに各々n型及びp型不純物を全面イオン注入してセルトランジスタ及び周辺回路部内のnMOSFETのn+ソース/ドレイン領域50aを形成し、pMOSが形成される領域にp+ポケットイオン注入領域50bを形成する。
【0052】
この場合、n+ソース/ドレイン領域50aを形成するためのイオン注入は、1×1013ions/cm2〜5×1013ions/cm2のドーズで行なわれる。
【0053】
上述した実施例では、セルトランジスタの、敏感なしきい電圧イオン注入及びソース/ドレインイオン注入条件を制御する代わりに基板の濃度、すなわち、pウェルのドーズを制御することによって、セルトランジスタのしきい電圧を増加させようとしている。
【0054】
言い換えれば、近年高集積度によりウェルプロファイルが浅い三重ウェルを適用しているため、ウェルプロファイルがチャネル領域と隣接しているということを利用するのである。
【0055】
図13は、深いnウェルイオン注入工程条件(ドーズ及びイオン注入エネルギー)によるp+接合/nウェル漏れ電流特性を比較した図面である。
【0056】
図13を参照すると、1.2MeVから1.0MeVにイオン注入エネルギーを下げた場合には、接合漏れ電流の特性がほとんど同様であるが、イオン注入ドーズ量を下げた場合には、ドーズ量が高い条件に比べて漏れ電流変化がほとんどない特性を確保できることが分かる。
【0057】
このような図13の結果によると、深いnウェルのドーズを減少させることによって、深いnウェルイオン注入の際発生した欠陥を除去するためのアニーリング工程を省略できる。
【0058】
図14は、pウェルイオン注入工程条件(ドーズ及びイオン注入エネルギー)による第2pウェルのしきい電圧ロールオフ特性を比較した図面であって、3×1013ドーズのボロンを各々300keV、250keV、200keVのエネルギーでイオン注入した場合と、1.5×1013ドーズのボロンを300keVのエネルギーでイオン注入した場合とを比較している。
【0059】
図14に示す結果によると、イオン注入エネルギーが少ないほど表面チャネルのボロン濃度の増加によってしきい電圧が上昇することが分かる。
【0060】
結局、しきい電圧調節イオン注入のドーズを増加させなくても要求されるしきい電圧を合せることができ、したがって、セル接合とのカウンタドーピング効果も減少して抵抗減少及び電界の減少によって、リフレッシュタイム増加等素子の信頼度が改善される。
【0061】
なお、本発明の技術的範囲は前述の本実施の形態に限られるものではない。本発明の技術思想から逸脱しない範囲内で様々の変更、改善を行なうことが可能であり、それらも本発明の技術的範囲に属する。
【0062】
【発明の効果】
上述した本発明によると、セルトランジスタのしきい電圧増加及びリフレッシュタイム増加を具現でき、欠陥除去のためのウェルアニーリングを省略することによって、工程を単純化させることができる効果がある。
【図面の簡単な説明】
【図1】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図2】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図3】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図4】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図5】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図6】図5のX部分の詳細図である。
【図7】しきい電圧イオン注入領域とソース/ドレインとの間の熱処理後のドーパントプロファイルをSIMSで分析した結果である。
【図8】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図9】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図10】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図11】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図12】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図13】深いnウェルイオン注入工程条件(ドーズ及びイオン注入エネルギー)によるp+接合/nウェル漏れ電流特性を比較した図である。
【図14】pウェルイオン注入工程条件(ドーズ及びイオン注入エネルギー)による第2pウェルのしきい電圧ロールオフ特性を比較した図である。
【符号の説明】
31 半導体基板
32 フィールド酸化膜
34 深いnウェルイオン注入領域(第3領域)
36 中間nウェルイオン注入領域(第4領域)
37 pチャネルフィールドストップイオン注入領域
40 pウェルイオン注入領域(第5領域)
41 nチャネルフィールドストップイオン注入領域
43 第1pウェル(プロファイルド第2導電型第2ウェルの第2領域)
44 深いnウェル(プロファイルド第1導電型第1ウェル)
45 第2pウェル(プロファイルド第2導電型第2ウェルの第1領域)
47 しきい電圧イオン注入領域
Claims (6)
- 半導体基板の表面に、プロファイルド第1導電型第1ウェル(44)を形成するステップと、前記第1ウェルに取り囲まれる第1領域(45)と前記第1ウェルにより前記第1領域と隔離される第2領域(43)からなるプロファイルド第2導電型第2ウェル(45、43)を形成するステップと、
を含んでなることを特徴とする半導体素子の三重ウェル形成方法であって、
前記第1ウェルを形成するステップは、第1導電型不純物を注入して半導体基板内に第3領域(34)を形成するステップを含み、
前記第1ウェルを形成するステップの一部として、前記第3領域と前記半導体基板表面との間に第1導電型不純物を注入して第4領域(36)を形成するステップと、前記第4領域と前記半導体基板表面との間に第1導電型不純物を注入して第2導電型チャネルフィールドストップ領域(37)を形成するステップと、
をさらに含み、
前記第3領域(34)は、0.6MeV〜1.6MeVのイオン注入エネルギーと5×1012ions/cm2〜1.5×1013ions/cm2のドーズによりリンイオンを注入して形成され、
前記第4領域(36)は、500keV〜600keVのイオン注入エネルギーと、5×1012ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成され、
前記フィールドストップ領域(37)は、150keV〜300keVのイオン注入エネルギーと、5×1011ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成されることを特徴とする半導体素子の三重ウェル形成方法。 - 前記第2ウェル(45)を形成するステップは、前記第1ウェル(34)内に、第2導電型不純物を注入して第5領域(40)を形成するステップと、前記5領域と前記半導体基板表面との間に第2導電型不純物を注入して第1導電型チャネルフィールドストップ領域(41)を形成するステップと、を含み、
前記第5領域(40)は、180keV〜300keVのイオン注入エネルギーと、5×1012ions/cm2〜3×1013ions/cm2のドーズによりボロンを注入して形成され、
前記フィールドストップ領域(41)は、50keV〜80keVのイオン注入エネルギーと、5×1011ions/cm2〜1×1013ions/cm2のドーズによりボロンを注入して形成されることを特徴とする請求項1に記載の半導体素子の三重ウェル形成方法。 - 前記第3領域、前記第4領域、前記第2導電型チャネルフィールドストップ領域、前記第5領域及び前記第1導電型チャネルフィールドストップ領域を形成した後、熱処理を実施して各領域に注入された不純物を活性化させるステップをさらに含むことを特徴とする請求項2に記載の半導体素子の三重ウェル形成方法。
- 半導体基板内に、プロファイルド第1導電型第1ウェル(44)を形成するステップと、前記第1ウェルに取り囲まれたプロファイルド第2導電型第2ウェル(45)を形成するステップと、前記第2ウェル内に、しきい電圧を調節するための第2導電型不純物を注入し、しきい電圧イオン注入領域(47)を形成するステップと、前記第2ウェル上の選択された領域上にゲート酸化膜とゲート電極を形成するステップと、前記ゲート電極両側の前記第2ウェル内に第1導電型ソース/ドレイン領域を形成するステップと、
を含むことを特徴とする半導体素子の製造方法であって、
前記第1ウェル(44)を形成するステップは、半導体基板内に第1導電型不純物を注入して第3領域(34)を形成するステップを含み、
前記第1ウェルを形成するステップの一部として、前記第3領域と前記半導体基板表面との間に第1導電型不純物を注入して第4領域(36)を形成するステップと、前記第4領域と前記半導体基板表面との間に第1導電型不純物を注入して第2導電型チャネルフィールドストップ領域(37)を形成するステップと、を含み、
前記第3領域(34)は、0.6MeV〜1.6MeVのイオン注入エネルギーと、5×1012ions/cm2〜1.5×1013ions/cm2のドーズによりリンイオンを注入して形成され、
前記第4領域(36)は、500keV〜600keVのイオン注入エネルギーと、5×1012ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成され、
前記フィールドストップ領域(37)は、150keV〜300keVのイオン注入エネルギーと、5×1011ions/cm2〜2×1013ions/cm2のドーズによりリンイオンを注入して形成されることを特徴とする半導体素子の製造方法。 - 前記第2ウェル(45)を形成するステップは、前記第1ウェル(34)内に、第2導電型不純物を注入して第5領域(40)を形成するステップと、前記第5領域と前記半導体基板表面との間に第2導電型不純物を注入して第1導電型チャネルフィールドストップ領域(41)を形成するステップと、を含み、
前記第5領域(40)は、180keV〜300keVのイオン注入エネルギーと、5×1012ions/cm2〜3×1013ions/cm2のドーズによりボロンを注入して形成され、
前記フィールドストップ領域(41)は、50keV〜80keVのイオン注入エネルギーと、5×1011ions/cm2〜1×1013ions/cm2のドーズによりボロンを注入して形成されることを特徴とする請求項4に記載の半導体素子の製造方法。 - 前記しきい電圧イオン注入領域(47)は、ボロンを注入する場合には15keV〜40keV、または2フッ化ボロンを注入する場合には30keV〜40keVから選択されたイオン注入エネルギーと、5×1012ions/cm2〜1.5×1013ions/cm2のドーズによりボロンまたは2フッ化ボロンを注入して形成されることを特徴とする請求項4に記載の半導体素子の製造方法。
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