JPH10308458A - Ｃｍｏｓ素子の製造方法 - Google Patents
Ｃｍｏｓ素子の製造方法Info
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- JPH10308458A JPH10308458A JP9187790A JP18779097A JPH10308458A JP H10308458 A JPH10308458 A JP H10308458A JP 9187790 A JP9187790 A JP 9187790A JP 18779097 A JP18779097 A JP 18779097A JP H10308458 A JPH10308458 A JP H10308458A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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Abstract
(57)【要約】 （修正有）
【課題】 一度の低いしきい電圧用イオン注入工程のみ
で低いしきい電圧のＰＭＯＳ／ＮＭＯＳトランジスタを
製造することにより、工程段階を最少化して収率を向上
させ、且つ製造費用を減らすＣＭＯＳ素子の製造方法を
提供する。 【解決手段】 第１、第２活性領域の表面の近くに第１
しきい電圧の調節のためにＮ形不純物のイオン注入層を
形成する。第３活性領域１５を露出して、Ｐウェルを形
成する段階と、Ｐウェルの半導体基板表面の近くに第２
しきい電圧の調節のためにＰ形不純物の第１イオン注入
層を形成する段階と、第１ １７ｂ、第４活性領域１７
ａを露出する第３マスクパターン１１３を形成する段階
と、露出された第１、第４活性領域の表面の近くに第３
しきい電圧の調節のためにＰ形不純物の第２イオン注入
層を形成する段階と、第１乃至第４活性領域上の所定部
分にゲート酸化膜を含むゲート電極を形成する段階とを
含む。
で低いしきい電圧のＰＭＯＳ／ＮＭＯＳトランジスタを
製造することにより、工程段階を最少化して収率を向上
させ、且つ製造費用を減らすＣＭＯＳ素子の製造方法を
提供する。 【解決手段】 第１、第２活性領域の表面の近くに第１
しきい電圧の調節のためにＮ形不純物のイオン注入層を
形成する。第３活性領域１５を露出して、Ｐウェルを形
成する段階と、Ｐウェルの半導体基板表面の近くに第２
しきい電圧の調節のためにＰ形不純物の第１イオン注入
層を形成する段階と、第１ １７ｂ、第４活性領域１７
ａを露出する第３マスクパターン１１３を形成する段階
と、露出された第１、第４活性領域の表面の近くに第３
しきい電圧の調節のためにＰ形不純物の第２イオン注入
層を形成する段階と、第１乃至第４活性領域上の所定部
分にゲート酸化膜を含むゲート電極を形成する段階とを
含む。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ(complemen
tary metalーoxide semiconductor)素子の製造方法に係
り、特に製造工程を単純化するのみならず、半導体素子
のしきい電圧を低くしたｎ−チャネル及びｐ−チャネル
素子を形成することのできるＣＭＯＳ素子の製造方法に
関する。
tary metalーoxide semiconductor)素子の製造方法に係
り、特に製造工程を単純化するのみならず、半導体素子
のしきい電圧を低くしたｎ−チャネル及びｐ−チャネル
素子を形成することのできるＣＭＯＳ素子の製造方法に
関する。
【０００２】
【従来の技術】一般に、半導体装置の高集積化及び機能
の複雑化に応じて、集積回路に特殊な性能が要求されて
おり、このために特定領域にしきい電圧が相対的に低い
ＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成し
て、ソース／ドレイン間の電圧降下を最少化したＣＭＯ
Ｓトランジスタを使用することにより、半導体装置の特
性を向上させる。
の複雑化に応じて、集積回路に特殊な性能が要求されて
おり、このために特定領域にしきい電圧が相対的に低い
ＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成し
て、ソース／ドレイン間の電圧降下を最少化したＣＭＯ
Ｓトランジスタを使用することにより、半導体装置の特
性を向上させる。
【０００３】
【発明が解決しようとする課題】しかし、このような低
いしきい電圧のＮＭＯＳ／ＰＭＯＳトランジスタを形成
するためには、低いしきい電圧のＮＭＯＳトランジスタ
領域とＰＭＯＳトランジスタ領域に、それぞれ別途のマ
スク工程とイオン注入工程を進行させるべきなので、工
程段階が増加し、このため収率が減少し、且つ製造費用
が追加される問題点がある。
いしきい電圧のＮＭＯＳ／ＰＭＯＳトランジスタを形成
するためには、低いしきい電圧のＮＭＯＳトランジスタ
領域とＰＭＯＳトランジスタ領域に、それぞれ別途のマ
スク工程とイオン注入工程を進行させるべきなので、工
程段階が増加し、このため収率が減少し、且つ製造費用
が追加される問題点がある。
【０００４】従って、本発明の目的は、低いしきい電圧
のＮＭＯＳ／ＰＭＯＳトランジスタを含むＣＭＯＳ素子
の製造時に、別途のマスク工程及びイオン注入工程を追
加せずに、カウンタドーピング法を利用して、一度の低
いしきい電圧用イオン注入工程のみで、低いしきい電圧
のＰＭＯＳ／ＮＭＯＳトランジスタを製造することによ
り、工程段階を最小化して収率を向上させ、且つ製造費
用を減らすＣＭＯＳ素子の製造方法を提供することにあ
る。
のＮＭＯＳ／ＰＭＯＳトランジスタを含むＣＭＯＳ素子
の製造時に、別途のマスク工程及びイオン注入工程を追
加せずに、カウンタドーピング法を利用して、一度の低
いしきい電圧用イオン注入工程のみで、低いしきい電圧
のＰＭＯＳ／ＮＭＯＳトランジスタを製造することによ
り、工程段階を最小化して収率を向上させ、且つ製造費
用を減らすＣＭＯＳ素子の製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、Ｐ形半導体基板の所望領域に順次に位
置する第１乃至第４活性領域を定義する素子分離膜を形
成する段階と、前記第１乃至第４活性領域上にスクリー
ン酸化膜を形成する段階と、前記第１及び第２活性領域
を露出する第１マスクパターンを形成する段階と、前記
第１及び第２活性領域の所定の深さにＮウェルを形成す
る段階と、前記第１及び第２活性領域の表面の近くに第
１しきい電圧を調節するために、Ｎ形不純物のイオン注
入層を形成する段階と、前記第１マスクパターンを取り
除く段階と、前記第３活性領域を露出する第２マスクパ
ターンを形成する段階と、前記露出された第３活性領域
にＰウェルを形成する段階と、前記Ｐウェルの半導体基
板表面の近くに第２しきい電圧を調節するために、Ｐ形
不純物の第１イオン注入層を形成する段階と、前記第２
マスクパターンを取り除く段階と、前記第１及び第４活
性領域を露出する第３マスクパターンを形成する段階
と、前記露出された第１、第４活性領域の表面の近くに
第３しきい電圧を調節するために、Ｐ形不純物の第２イ
オン注入層を形成する段階と、前記第１乃至第４活性領
域上の所定部分にゲート酸化膜を含むゲート電極を形成
する段階とから成ることを特徴とする。
めに、本発明は、Ｐ形半導体基板の所望領域に順次に位
置する第１乃至第４活性領域を定義する素子分離膜を形
成する段階と、前記第１乃至第４活性領域上にスクリー
ン酸化膜を形成する段階と、前記第１及び第２活性領域
を露出する第１マスクパターンを形成する段階と、前記
第１及び第２活性領域の所定の深さにＮウェルを形成す
る段階と、前記第１及び第２活性領域の表面の近くに第
１しきい電圧を調節するために、Ｎ形不純物のイオン注
入層を形成する段階と、前記第１マスクパターンを取り
除く段階と、前記第３活性領域を露出する第２マスクパ
ターンを形成する段階と、前記露出された第３活性領域
にＰウェルを形成する段階と、前記Ｐウェルの半導体基
板表面の近くに第２しきい電圧を調節するために、Ｐ形
不純物の第１イオン注入層を形成する段階と、前記第２
マスクパターンを取り除く段階と、前記第１及び第４活
性領域を露出する第３マスクパターンを形成する段階
と、前記露出された第１、第４活性領域の表面の近くに
第３しきい電圧を調節するために、Ｐ形不純物の第２イ
オン注入層を形成する段階と、前記第１乃至第４活性領
域上の所定部分にゲート酸化膜を含むゲート電極を形成
する段階とから成ることを特徴とする。
【０００６】上記の目的を達成するために、また他の本
発明は、Ｐ形半導体基板の所望領域に順次に位置する第
１乃至第４活性領域を定義する素子分離膜を形成する段
階と、前記第１乃至第４活性領域上にスクリーン酸化膜
を形成する段階と、前記第１、第２活性領域を露出する
第１マスクパターンを形成する段階と、前記第１、第２
活性領域の所定の深さにＮウェルを形成する段階と、前
記第１、第２活性領域の表面の近くに第１しきい電圧の
調節のためにＮ形不純物の第１イオン注入層を形成する
段階と、前記第１マスクパターンを除去する段階と、前
記第３、第４活性領域を露出する第２マスクパターンを
形成する段階と、前記露出された第３、第４活性領域に
Ｐウェルを形成する段階と、前記Ｐウェルの半導体基板
表面の近くに第２しきい電圧を調節するためにＰ形不純
物のイオン注入層を形成する段階と、前記第２マスクパ
ターンを取り除く段階と、前記第２及び第４の活性領域
を露出する第３マスクパターンを形成する段階と、前記
露出された第２、第４活性領域表面の近くに第３しきい
電圧を調節するためにＮ形不純物の第２イオン注入層を
形成する段階とから成ることを特徴とする。
発明は、Ｐ形半導体基板の所望領域に順次に位置する第
１乃至第４活性領域を定義する素子分離膜を形成する段
階と、前記第１乃至第４活性領域上にスクリーン酸化膜
を形成する段階と、前記第１、第２活性領域を露出する
第１マスクパターンを形成する段階と、前記第１、第２
活性領域の所定の深さにＮウェルを形成する段階と、前
記第１、第２活性領域の表面の近くに第１しきい電圧の
調節のためにＮ形不純物の第１イオン注入層を形成する
段階と、前記第１マスクパターンを除去する段階と、前
記第３、第４活性領域を露出する第２マスクパターンを
形成する段階と、前記露出された第３、第４活性領域に
Ｐウェルを形成する段階と、前記Ｐウェルの半導体基板
表面の近くに第２しきい電圧を調節するためにＰ形不純
物のイオン注入層を形成する段階と、前記第２マスクパ
ターンを取り除く段階と、前記第２及び第４の活性領域
を露出する第３マスクパターンを形成する段階と、前記
露出された第２、第４活性領域表面の近くに第３しきい
電圧を調節するためにＮ形不純物の第２イオン注入層を
形成する段階とから成ることを特徴とする。
【０００７】上記の目的を達成するためのまた他の本発
明は、Ｐ形半導体基板の所望領域に順次に位置する第１
乃至第４活性領域を定義する素子分離膜を形成する段階
と、前記第１乃至第４活性領域上にスクリーン酸化膜を
形成する段階と、前記第１、第２活性領域を露出する第
１マスクパターンを形成する段階と、前記第１、第２活
性領域に所定の深さのＮウェルを形成する段階と、前記
第１、第２活性領域の表面の近くに第１しきい電圧の調
節のためにＮ形不純物のイオン注入層を形成する段階
と、前記第１マスクパターンを除去する段階と、前記第
３、第４活性領域を露出する第２マスクパターンを形成
する段階と、前記露出された第３、第４活性領域にＰウ
ェルを形成する段階と、前記第２、第４活性領域の表面
の近くに第２しきい電圧の調節のためにＰ形不純物の第
１イオン注入層を形成する段階と、前記第２マスクパタ
ーンを取り除く段階と、前記第１、第３活性領域を露出
する第３マスクパターンを形成する段階と、前記露出さ
れた第１、第３活性領域の表面の近くに第３しきい電圧
の調節のために、Ｐ形不純物の第２イオン注入層を形成
する段階とから成ることを特徴とする。
明は、Ｐ形半導体基板の所望領域に順次に位置する第１
乃至第４活性領域を定義する素子分離膜を形成する段階
と、前記第１乃至第４活性領域上にスクリーン酸化膜を
形成する段階と、前記第１、第２活性領域を露出する第
１マスクパターンを形成する段階と、前記第１、第２活
性領域に所定の深さのＮウェルを形成する段階と、前記
第１、第２活性領域の表面の近くに第１しきい電圧の調
節のためにＮ形不純物のイオン注入層を形成する段階
と、前記第１マスクパターンを除去する段階と、前記第
３、第４活性領域を露出する第２マスクパターンを形成
する段階と、前記露出された第３、第４活性領域にＰウ
ェルを形成する段階と、前記第２、第４活性領域の表面
の近くに第２しきい電圧の調節のためにＰ形不純物の第
１イオン注入層を形成する段階と、前記第２マスクパタ
ーンを取り除く段階と、前記第１、第３活性領域を露出
する第３マスクパターンを形成する段階と、前記露出さ
れた第１、第３活性領域の表面の近くに第３しきい電圧
の調節のために、Ｐ形不純物の第２イオン注入層を形成
する段階とから成ることを特徴とする。
【０００８】前記の本発明によると、半導体素子の製造
工程は別途のマスク工程及びイオン注入工程を追加せず
に、ノーマルのＮＭＯＳ／ＰＭＯＳトランジスタと低し
きい電圧（ＬＯＷ Ｖｔ）ＮＭＯＳ／ＰＭＯＳトランジ
スタが形成できる。
工程は別途のマスク工程及びイオン注入工程を追加せず
に、ノーマルのＮＭＯＳ／ＰＭＯＳトランジスタと低し
きい電圧（ＬＯＷ Ｖｔ）ＮＭＯＳ／ＰＭＯＳトランジ
スタが形成できる。
【０００９】
【発明の実施の形態】以下、添付した図面を参照して本
発明の好ましい実施例を説明する。
発明の好ましい実施例を説明する。
【００１０】本発明は、これらの実施例に限定されな
い。
い。
【００１１】図１乃至図４は本発明の第１実施例による
低しきい電圧のＮＭＯＳ／ＰＭＯＳトランジスタを含む
ＣＭＯＳ素子の製造工程を示す断面図である。
低しきい電圧のＮＭＯＳ／ＰＭＯＳトランジスタを含む
ＣＭＯＳ素子の製造工程を示す断面図である。
【００１２】図１に示すように、Ｐ形半導体基板１０の
所望された領域に素子分離膜１１を形成した後、以後の
工程で基板の損傷を防止するために全体構造上にスクリ
ーン酸化膜１２を形成する。そして、選択的に半導体基
板の一定の深さ内に不純物の埋込層を形成することがで
きるが、ここでは示していない。続いて、所望されたＮ
ウェル領域が露出されるように厚さ約２〜４μｍのＮウ
ェルマスクパターン１１１を形成した後、半導体基板１
０にＮ形不純物である燐(phosphorus)を７００ＫｅＶ〜
１．５ＭｅＶ、１×１０13〜５×１０13イオン／cm2 で
イオン注入してＮウェル１３を形成する。そして、ノー
マルＰＭＯＳトランジスタしきい電圧を−０．４５〜−
０．７Ｖ程度に調節するために、Ｐｈ原子を１８０〜２
５０ＫｅＶ、５×１０12〜５×１０13イオン／cm2 でイ
オン注入した後、再び３０〜８０ＫｅＶ、２×１０12〜
８×１０12イオン／cm2 でイオン注入して、ノーマルＰ
ＭＯＳトランジスタ及び低しきい電圧のＰＭＯＳトラン
ジスタ領域にそれぞれ第１不純物層１４ａ，１４ｂを形
成する。
所望された領域に素子分離膜１１を形成した後、以後の
工程で基板の損傷を防止するために全体構造上にスクリ
ーン酸化膜１２を形成する。そして、選択的に半導体基
板の一定の深さ内に不純物の埋込層を形成することがで
きるが、ここでは示していない。続いて、所望されたＮ
ウェル領域が露出されるように厚さ約２〜４μｍのＮウ
ェルマスクパターン１１１を形成した後、半導体基板１
０にＮ形不純物である燐(phosphorus)を７００ＫｅＶ〜
１．５ＭｅＶ、１×１０13〜５×１０13イオン／cm2 で
イオン注入してＮウェル１３を形成する。そして、ノー
マルＰＭＯＳトランジスタしきい電圧を−０．４５〜−
０．７Ｖ程度に調節するために、Ｐｈ原子を１８０〜２
５０ＫｅＶ、５×１０12〜５×１０13イオン／cm2 でイ
オン注入した後、再び３０〜８０ＫｅＶ、２×１０12〜
８×１０12イオン／cm2 でイオン注入して、ノーマルＰ
ＭＯＳトランジスタ及び低しきい電圧のＰＭＯＳトラン
ジスタ領域にそれぞれ第１不純物層１４ａ，１４ｂを形
成する。
【００１３】前記Ｎウェルマスクパターン１１１を除去
した後、図２に示すように、０．４５〜０．７Ｖのしき
い電圧を持つノーマルＮＭＯＳトランジスタ領域だけが
露出されるように厚さ約２〜４μｍのＰウェルマスクパ
ターン１１２を形成した後、Ｐウェル１５を形成するた
めにホウ素原子を５００〜７００ＫｅＶ、１×１０13〜
５×１０13イオン／cm2 でイオン注入する。その後、Ｐ
ウェル１５の表面にホウ素イオンを７０〜１２０Ｋｅ
Ｖ、１×１０13〜５×１０13イオン／cm2 でイオン注入
した後、再び１０〜５０ＫｅＶ、１×１０12〜５×１０
12イオン／cm2 でイオン注入して第２不純物層１６を形
成する。
した後、図２に示すように、０．４５〜０．７Ｖのしき
い電圧を持つノーマルＮＭＯＳトランジスタ領域だけが
露出されるように厚さ約２〜４μｍのＰウェルマスクパ
ターン１１２を形成した後、Ｐウェル１５を形成するた
めにホウ素原子を５００〜７００ＫｅＶ、１×１０13〜
５×１０13イオン／cm2 でイオン注入する。その後、Ｐ
ウェル１５の表面にホウ素イオンを７０〜１２０Ｋｅ
Ｖ、１×１０13〜５×１０13イオン／cm2 でイオン注入
した後、再び１０〜５０ＫｅＶ、１×１０12〜５×１０
12イオン／cm2 でイオン注入して第２不純物層１６を形
成する。
【００１４】続いて前記のＰウェルマスクパターン１１
２を取り除いた後、図３に示すように、低しきい電圧の
ＮＭＯＳ／ＰＭＯＳトランジスタが形成される領域が露
出されるように、Ｖｔ Imp．マスク１１３を形成する。
この時、低しきい電圧 ＮＭＯＳトランジスタはウェル
が形成されていない半導体基板１０に形成される。続い
て、ホウ素イオンを１０〜５０ＫｅＶ、１×１０12〜５
×１０12イオン／cm2でイオン注入して低しきい電圧の
ＮＭＯＳトランジスタのしきい電圧が０．２〜０．４Ｖ
となるように、第３不純物層１７ａ，１７ｂを形成す
る。この時、前記低しきい電圧のＰＭＯＳトランジスタ
の第１不純物層１４ｂは、第３不純物層１７ｂとカウン
タドーピングされて低しきい電圧のＰＭＯＳトランジス
タしきい電圧は−０．２〜−０．４Ｖとなる。
２を取り除いた後、図３に示すように、低しきい電圧の
ＮＭＯＳ／ＰＭＯＳトランジスタが形成される領域が露
出されるように、Ｖｔ Imp．マスク１１３を形成する。
この時、低しきい電圧 ＮＭＯＳトランジスタはウェル
が形成されていない半導体基板１０に形成される。続い
て、ホウ素イオンを１０〜５０ＫｅＶ、１×１０12〜５
×１０12イオン／cm2でイオン注入して低しきい電圧の
ＮＭＯＳトランジスタのしきい電圧が０．２〜０．４Ｖ
となるように、第３不純物層１７ａ，１７ｂを形成す
る。この時、前記低しきい電圧のＰＭＯＳトランジスタ
の第１不純物層１４ｂは、第３不純物層１７ｂとカウン
タドーピングされて低しきい電圧のＰＭＯＳトランジス
タしきい電圧は−０．２〜−０．４Ｖとなる。
【００１５】その次、Ｖｔ Imp．マスクパターン１１３
を除去し、図４に示すように、全体構造上にゲート酸化
膜１８とそれぞれのゲート電極１９ａ，１９ｂ，１９ｃ
及び１９ｄを形成する。以後の工程は従来と同一であ
る。
を除去し、図４に示すように、全体構造上にゲート酸化
膜１８とそれぞれのゲート電極１９ａ，１９ｂ，１９ｃ
及び１９ｄを形成する。以後の工程は従来と同一であ
る。
【００１６】このように、別途のマスク工程やイオン注
入工程を追加せず、カウンタドーピング法を利用して一
度のイオン注入工程のみで、低いしきい電圧を持つＭＯ
Ｓトランジスタを製造することができる。
入工程を追加せず、カウンタドーピング法を利用して一
度のイオン注入工程のみで、低いしきい電圧を持つＭＯ
Ｓトランジスタを製造することができる。
【００１７】また、図５に示すように、前記工程のうち
半導体基板２０にフィールド酸化膜２１を形成し、Ｎウ
ェルマスクパターンを形成して、Ｎウェル２２及び第１
不純物層２３ａ，２３ｂを形成した後、１．５〜１．８
ＭｅＶ、１×１０13〜５×１０13イオン／cm2 でホウ素
原子をＮウェル下部に深くイオン注入して、半導体基板
内に不純物埋込層２４を形成する。この時、埋込層は前
記Ｎウェルマスクパターンによって段差が生じる。即
ち、Ｎウェル下部の埋込層がＮウェルマスクパターン下
部の埋込層より深く形成される。この後のイオン注入工
程及びゲート形成工程は前記の通りであり、Ｐウェルは
埋込層下部に生成されないようにする。図６乃至図９
は、本発明の第２実施例による低しきい電圧のＮＭＯＳ
／ＰＭＯＳトランジスタを含むＣＭＯＳ素子の製造工程
を示す断面図である。
半導体基板２０にフィールド酸化膜２１を形成し、Ｎウ
ェルマスクパターンを形成して、Ｎウェル２２及び第１
不純物層２３ａ，２３ｂを形成した後、１．５〜１．８
ＭｅＶ、１×１０13〜５×１０13イオン／cm2 でホウ素
原子をＮウェル下部に深くイオン注入して、半導体基板
内に不純物埋込層２４を形成する。この時、埋込層は前
記Ｎウェルマスクパターンによって段差が生じる。即
ち、Ｎウェル下部の埋込層がＮウェルマスクパターン下
部の埋込層より深く形成される。この後のイオン注入工
程及びゲート形成工程は前記の通りであり、Ｐウェルは
埋込層下部に生成されないようにする。図６乃至図９
は、本発明の第２実施例による低しきい電圧のＮＭＯＳ
／ＰＭＯＳトランジスタを含むＣＭＯＳ素子の製造工程
を示す断面図である。
【００１８】図６に示すように、Ｐ形半導体基板３０の
所望された領域に素子分離膜３１を形成した後、以後の
工程で基板の損傷を防止するために、全体構造上にスク
リーン酸化膜３２を形成する。そして、第１実施例のよ
うに選択的に半導体基板の一定厚さ内に不純物埋込層を
形成することができるが、ここでは示してない。続い
て、所望されたＮウェル領域が露出されるように厚さ約
２〜４μｍのＮウェルマスクパターン３１１を形成した
後、半導体基板３０にＮ形不純物である燐(phosphorin
e) を７００ＫｅＶ〜１．５ＭｅＶ、１×１０13〜５×
１０13イオン／cm2でイオン注入してＮウェル３３を形
成する。そして、ノーマルのＰＭＯＳトランジスタのし
きい電圧を−０．１〜−０．４５Ｖ程度に調節するため
に、燐原子を１８０〜２５０ＫｅＶ、５×１０12〜２×
１０13イオン／cm2 でイオン注入した後、再び３０〜８
０ＫｅＶ，５×１０11〜５×１０12イオン／cm2 でイオ
ン注入して、ノーマルＰＭＯＳトランジスタ及び低しき
い電圧のＰＭＯＳトランジスタ領域にそれぞれ第１不純
物層３４ａ，３４ｂを形成する。
所望された領域に素子分離膜３１を形成した後、以後の
工程で基板の損傷を防止するために、全体構造上にスク
リーン酸化膜３２を形成する。そして、第１実施例のよ
うに選択的に半導体基板の一定厚さ内に不純物埋込層を
形成することができるが、ここでは示してない。続い
て、所望されたＮウェル領域が露出されるように厚さ約
２〜４μｍのＮウェルマスクパターン３１１を形成した
後、半導体基板３０にＮ形不純物である燐(phosphorin
e) を７００ＫｅＶ〜１．５ＭｅＶ、１×１０13〜５×
１０13イオン／cm2でイオン注入してＮウェル３３を形
成する。そして、ノーマルのＰＭＯＳトランジスタのし
きい電圧を−０．１〜−０．４５Ｖ程度に調節するため
に、燐原子を１８０〜２５０ＫｅＶ、５×１０12〜２×
１０13イオン／cm2 でイオン注入した後、再び３０〜８
０ＫｅＶ，５×１０11〜５×１０12イオン／cm2 でイオ
ン注入して、ノーマルＰＭＯＳトランジスタ及び低しき
い電圧のＰＭＯＳトランジスタ領域にそれぞれ第１不純
物層３４ａ，３４ｂを形成する。
【００１９】前記Ｎウェルマスクパターン３１１を除去
した後、図３Ｂに示すように、厚さ２〜４μｍのＰウェ
ルマスクパターン３１２を形成した後、Ｐウェル３５を
形成するためにホウ素原子を５００〜７００ＫｅＶ、１
×１０13〜５×１０13イオン／cm2 でイオン注入する。
その次に、Ｐウェル３５の表面にホウ素イオンを７０〜
１２０ＫｅＶ、５×１０12〜２×１０13イオン／cm2 で
イオン注入した後、再び１０〜３０ＫｅＶ、１×１０12
〜５×１０12イオン／cm2 でイオン注入して、第２不純
物層３６ａ，３６ｂを形成することにより、ノーマルの
ＮＭＯＳトランジスタのしきい電圧が０．４５〜０．７
Ｖとなるようにする。
した後、図３Ｂに示すように、厚さ２〜４μｍのＰウェ
ルマスクパターン３１２を形成した後、Ｐウェル３５を
形成するためにホウ素原子を５００〜７００ＫｅＶ、１
×１０13〜５×１０13イオン／cm2 でイオン注入する。
その次に、Ｐウェル３５の表面にホウ素イオンを７０〜
１２０ＫｅＶ、５×１０12〜２×１０13イオン／cm2 で
イオン注入した後、再び１０〜３０ＫｅＶ、１×１０12
〜５×１０12イオン／cm2 でイオン注入して、第２不純
物層３６ａ，３６ｂを形成することにより、ノーマルの
ＮＭＯＳトランジスタのしきい電圧が０．４５〜０．７
Ｖとなるようにする。
【００２０】続いて、前記Ｐウェルマスクパターン３１
２を取り除いた後、図８に示すように、低しきい電圧の
ＮＭＯＳトランジスタとノーマルのＰＭＯＳトランジス
タの領域が露出されるように、Ｖｔ Imp．マスク３１３
を形成する。この時、低しきい電圧のＮＭＯＳトランジ
スタは第１実施例とは異なってＰウェル上に形成され
る。そして、燐イオンを３０〜８０ＫｅＶ、１×１０12
〜８×１０12イオン／cm2 でイオン注入して第３不純物
層３７ａ，３７ｂを形成する。この際、前記ノーマルの
ＰＭＯＳトランジスタは第１不純物層３４ａと合算され
てしきい電圧が−０．４５〜−０．７Ｖとなり、前記低
しきい電圧のＮＭＯＳトランジスタは第２不純物層３６
ｂとカウンタドーピングされて、しきい電圧が０．１〜
０．４Ｖとなる。その次、Ｖｔ Imp.マスクパターン３
１３を除去し、図９に示すように、全体構造上にゲート
酸化膜３８とそれぞれのゲート電極３９ａ，３９ｂ，３
９ｃ及び３９ｄを形成する。以後の工程は従来と同一で
ある。尚、前記第１実施例のようにホウ素を１．５〜
２．５ＭｅＶ、１×１０13〜５×１０13イオン／cm2 で
イオン注入して不純物埋込層を形成することもできる。
２を取り除いた後、図８に示すように、低しきい電圧の
ＮＭＯＳトランジスタとノーマルのＰＭＯＳトランジス
タの領域が露出されるように、Ｖｔ Imp．マスク３１３
を形成する。この時、低しきい電圧のＮＭＯＳトランジ
スタは第１実施例とは異なってＰウェル上に形成され
る。そして、燐イオンを３０〜８０ＫｅＶ、１×１０12
〜８×１０12イオン／cm2 でイオン注入して第３不純物
層３７ａ，３７ｂを形成する。この際、前記ノーマルの
ＰＭＯＳトランジスタは第１不純物層３４ａと合算され
てしきい電圧が−０．４５〜−０．７Ｖとなり、前記低
しきい電圧のＮＭＯＳトランジスタは第２不純物層３６
ｂとカウンタドーピングされて、しきい電圧が０．１〜
０．４Ｖとなる。その次、Ｖｔ Imp.マスクパターン３
１３を除去し、図９に示すように、全体構造上にゲート
酸化膜３８とそれぞれのゲート電極３９ａ，３９ｂ，３
９ｃ及び３９ｄを形成する。以後の工程は従来と同一で
ある。尚、前記第１実施例のようにホウ素を１．５〜
２．５ＭｅＶ、１×１０13〜５×１０13イオン／cm2 で
イオン注入して不純物埋込層を形成することもできる。
【００２１】図１０乃至図１３は本発明の第３実施例に
よる低しきい電圧のＮＭＯＳ／ＰＭＯＳトランジスタを
含むＣＭＯＳ素子の製造工程を示す断面図である。
よる低しきい電圧のＮＭＯＳ／ＰＭＯＳトランジスタを
含むＣＭＯＳ素子の製造工程を示す断面図である。
【００２２】図１０に示すように、Ｐ形半導体基板４０
の所望された領域に素子分離膜４１とスクリーン膜４２
を形成した後、所望されたＮウェル領域が露出されるよ
うに厚さ２〜４μｍのＮウェルマスクパターン４１１を
形成し、半導体基板４０に第１実施例のようにＮ形不純
物である燐をイオン注入して、Ｎウェル４３を形成す
る。そして、第２実施例のようにスクリーン酸化膜を形
成した後、選択的に半導体基板の一定の深さ内に不純物
埋込層を形成することもできる。この次、ＰＭＯＳトラ
ンジスタのしきい電圧を−０．４５〜−０．７Ｖ程度に
調整するために燐原子を１８０〜２５０ＫｅＶ、５×１
０12〜２×１０13イオン／cm2 でイオン注入した後、再
び３０〜８０ＫｅＶ、２×１０12〜８×１０12イオン／
cm2 でイオン注入して、ノーマルのＰＭＯＳトランジス
タ及び低しきい電圧のＰＭＯＳトランジスタ領域にそれ
ぞれ第１不純物層４４ａ，４４ｂを形成する。
の所望された領域に素子分離膜４１とスクリーン膜４２
を形成した後、所望されたＮウェル領域が露出されるよ
うに厚さ２〜４μｍのＮウェルマスクパターン４１１を
形成し、半導体基板４０に第１実施例のようにＮ形不純
物である燐をイオン注入して、Ｎウェル４３を形成す
る。そして、第２実施例のようにスクリーン酸化膜を形
成した後、選択的に半導体基板の一定の深さ内に不純物
埋込層を形成することもできる。この次、ＰＭＯＳトラ
ンジスタのしきい電圧を−０．４５〜−０．７Ｖ程度に
調整するために燐原子を１８０〜２５０ＫｅＶ、５×１
０12〜２×１０13イオン／cm2 でイオン注入した後、再
び３０〜８０ＫｅＶ、２×１０12〜８×１０12イオン／
cm2 でイオン注入して、ノーマルのＰＭＯＳトランジス
タ及び低しきい電圧のＰＭＯＳトランジスタ領域にそれ
ぞれ第１不純物層４４ａ，４４ｂを形成する。
【００２３】前記Ｎウェルマスクパターン４１１を除去
した後、図１１に示すように、厚さ２〜４μｍのＰウェ
ルマスクパターン４１２を形成した後、第１実施例のよ
うに、Ｐウェル４５を形成し、Ｐウェル４５の表面にホ
ウ素を７０〜１２０ＫｅＶ、５×１０12〜２×１０13イ
オン／cm2 でイオン注入した後、再び１０〜３０Ｋｅ
Ｖ、２×１０11〜３×１０12イオン／cm2 でイオン注入
して、第２不純物層４６ａ，４６ｂを形成することによ
り、低しきい電圧のＮＭＯＳトランジスタのしきい電圧
が０．１〜０．４Ｖとなるようにする。続いて、前記Ｐ
ウェルマスクパターン４１２を除去した後、図１２に示
すように、低しきい電圧のＰＭＯＳトランジスタとノー
マルのＮＭＯＳトランジスタの領域が露出されるよう
に、Ｖｔ imp．マスク４１３を形成する。続いて、ホウ
素を１０〜３０ＫｅＶ、１×１０12〜５×１０12イオン
／cm2 でイオン注入して第３不純物層４７ａ，４７ｂを
形成する。この時、前記ノーマルのＮＭＯＳトランジス
タは第２不純物層４６ａと合算されてしきい電圧０．４
５〜０．７Ｖとなり、前記低しきい電圧ＰＭＯＳトラン
ジスタは第１不純物層４４ｂとカウンタドーピングされ
てしきい電圧が−０．１〜−０．４Ｖとなる。
した後、図１１に示すように、厚さ２〜４μｍのＰウェ
ルマスクパターン４１２を形成した後、第１実施例のよ
うに、Ｐウェル４５を形成し、Ｐウェル４５の表面にホ
ウ素を７０〜１２０ＫｅＶ、５×１０12〜２×１０13イ
オン／cm2 でイオン注入した後、再び１０〜３０Ｋｅ
Ｖ、２×１０11〜３×１０12イオン／cm2 でイオン注入
して、第２不純物層４６ａ，４６ｂを形成することによ
り、低しきい電圧のＮＭＯＳトランジスタのしきい電圧
が０．１〜０．４Ｖとなるようにする。続いて、前記Ｐ
ウェルマスクパターン４１２を除去した後、図１２に示
すように、低しきい電圧のＰＭＯＳトランジスタとノー
マルのＮＭＯＳトランジスタの領域が露出されるよう
に、Ｖｔ imp．マスク４１３を形成する。続いて、ホウ
素を１０〜３０ＫｅＶ、１×１０12〜５×１０12イオン
／cm2 でイオン注入して第３不純物層４７ａ，４７ｂを
形成する。この時、前記ノーマルのＮＭＯＳトランジス
タは第２不純物層４６ａと合算されてしきい電圧０．４
５〜０．７Ｖとなり、前記低しきい電圧ＰＭＯＳトラン
ジスタは第１不純物層４４ｂとカウンタドーピングされ
てしきい電圧が−０．１〜−０．４Ｖとなる。
【００２４】その次に、Ｖｔ imp.マスクパターン４１
３を除去し、図１３に示すように、全体構造上にゲート
酸化膜４８とそれぞれのゲート電極４９ａ，４９ｂ，４
９ｃ及び４９ｄを形成する。以後の工程は従来の工程と
同一である。尚、前記第２実施例のように不純物埋込層
を形成することもできる。
３を除去し、図１３に示すように、全体構造上にゲート
酸化膜４８とそれぞれのゲート電極４９ａ，４９ｂ，４
９ｃ及び４９ｄを形成する。以後の工程は従来の工程と
同一である。尚、前記第２実施例のように不純物埋込層
を形成することもできる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
一度のイオン工程のみで低しきい電圧ＮＭＯＳ／ＰＭＯ
Ｓトランジスタを同時に形成することにより、工程段階
を減らすことができる。
一度のイオン工程のみで低しきい電圧ＮＭＯＳ／ＰＭＯ
Ｓトランジスタを同時に形成することにより、工程段階
を減らすことができる。
【図１】本発明の第１実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図２】本発明の第１実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図３】本発明の第１実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図４】本発明の第１実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図５】半導体基板内に不純物埋込層をさらに備えた変
形された本発明の第１実施例をを示す断面図である。
形された本発明の第１実施例をを示す断面図である。
【図６】本発明の第２実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図７】本発明の第２実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図８】本発明の第２実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図９】本発明の第２実施例を説明するための概略的な
工程段階を示す断面図である。
工程段階を示す断面図である。
【図１０】本発明の第３実施例を説明するための概略的
な工程段階を示す断面図である。
な工程段階を示す断面図である。
【図１１】本発明の第３実施例を説明するための概略的
な工程段階を示す断面図である。
な工程段階を示す断面図である。
【図１２】本発明の第３実施例を説明するための概略的
な工程段階を示す断面図である。
な工程段階を示す断面図である。
【図１３】本発明の第３実施例を説明するための概略的
な工程段階を示す断面図である。
な工程段階を示す断面図である。
１２、３２、４２：スクリーン酸化膜 １３、２２、３３、４３：ウェル １８、３８、４８：ゲート酸化膜 ２４：不純物埋込層 １１３、３１３：Ｖｔ Imp.マスクパターン
Claims (30)
- 【請求項１】 Ｐ形半導体基板の所望領域に順次に位置
し、第１乃至第４活性領域を定義する素子分離膜を形成
する段階と、 前記第１乃至第４活性領域上にスクリーン酸化膜を形成
する段階と、 前記第１及び第２活性領域を露出する第１マスクパター
ンを形成する段階と、 前記第１及び第２活性領域の所定の深さにＮウェルを形
成する段階と、 前記第１及び第２活性領域の表面の近くに第１しきい電
圧を調節するために、Ｎ形不純物のイオン注入層を形成
する段階と、 前記第１マスクパターンを取り除く段階と、 前記第３活性領域を露出する第２マスクパターンを形成
する段階と、 前記露出された第３活性領域にＰウェルを形成する段階
と、 前記Ｐウェルの半導体基板表面の近くに第２しきい電圧
を調節するために、Ｐ形不純物の第１イオン注入層を形
成する段階と、 前記第２マスクパターンを取り除く段階と、 前記第１及び第４活性領域を露出する第３マスクパター
ンを形成する段階と、 前記露出された第１及び第４活性領域の表面の近くに第
３しきい電圧を調節するために、Ｐ形不純物の第２イオ
ン注入層を形成する段階と、 前記第１乃至第４活性領域上の所定部分にゲート酸化膜
を含むゲート電極を形成する段階とから成ることを特徴
とするＣＭＯＳ素子の製造方法。 - 【請求項２】 前記スクリーン酸化膜を形成する段階と
前記第１マスクパターンを形成する段階との間に、半導
体基板内に不純物埋込層を形成する段階をさらに含むこ
とを特徴とする請求項１記載のＣＭＯＳ素子の製造方
法。 - 【請求項３】 前記第１しきい電圧を調節するために、
イオン注入層の形成段階と前記第１マスクパターンを除
去する段階との間に、半導体基板内に不純物埋込層を形
成する段階をさらに含むことを特徴とする請求項１記載
のＣＭＯＳ素子の製造方法。 - 【請求項４】 前記不純物埋込層はホウ素を１．５〜
１．８ＭｅＶ且つ１×１０13〜５×１０13イオン／cm2
でイオン注入して形成されることを特徴とする請求項３
記載のＣＭＯＳ素子の製造方法。 - 【請求項５】 前記第１マスクパターンの厚さが、２〜
４μｍであることを特徴とする請求項１記載のＣＭＯＳ
素子の製造方法。 - 【請求項６】 前記Ｎウェルは燐を７００ＫｅＶ〜１．
５ＭｅＶ且つ１×１０13〜５×１０13イオン／cm2 でイ
オン注入して形成されることを特徴とする請求項１記載
のＣＭＯＳ素子の製造方法。 - 【請求項７】 前記第１しきい電圧を調節するために、
イオン注入層は、燐を１８０〜２５０ＫｅＶ且つ５×１
０12〜５×１０13イオン／cm2 でイオン注入した後、再
び３０〜８０ＫｅＶ且つ２×１０12〜８×１０12イオン
／cm2 でイオン注入して形成されることを特徴とする請
求項１記載のＣＭＯＳ素子の製造方法。 - 【請求項８】 前記Ｐウェルはホウ素を５００〜７００
ＫｅＶ且つ１×１０13〜５×１０13イオン／cm2 でイオ
ン注入して形成されることを特徴とする請求項１記載の
ＣＭＯＳ素子の製造方法。 - 【請求項９】 前記第２しきい電圧を調節するために、
イオン注入層は、ホウ素を７０〜１２０ＫｅＶ且つ５×
１０12〜２×１０13イオン／cm2 でイオン注入した後、
再び１０〜３０ＫｅＶ且つ１×１０12〜５×１０12イオ
ン／cm2 でイオン注入して形成されることを特徴とする
請求項１記載のＣＭＯＳ素子の製造方法。 - 【請求項１０】 前記第３しきい電圧を調節するため
に、イオン注入工程は、ホウ素を１０〜５０ＫｅＶ且つ
１×１０12〜５×１０12イオン／cm2 でイオン注入する
ことを特徴とする請求項１記載のＣＭＯＳ素子の製造方
法。 - 【請求項１１】 半導体基板の所望領域に素子分離膜を
形成する段階と、 前記素子分離膜の表面上にスクリーン酸化膜を形成する
段階と、 前記半導体上に所望されたＮウェル領域が露出されるよ
うに第１マスクパターンを形成する段階と、 前記第１マスクパターンによって露出された半導体基板
にＮ形不純物をイオン注入して、Ｎウェルを形成する段
階と、 前記Ｎウェルの半導体基板の表面に第１しきい電圧調節
のために、イオン注入する段階と、 前記第１マスクパターンを取り除く段階と、 前記半導体基板上に所望されたＰウェル領域が露出され
るように、第２マスクパターンを形成する段階と、 前記第２マスクパターンによって露出された半導体基板
に、Ｐ形不純物をイオン注入してＰウェルを形成する段
階と、 前記Ｐウェルの半導体基板の表面に第２しきい電圧を調
節するために、イオン注入する段階と、 前記第２マスクパターンを取り除く段階と、 前記半導体基板上に所望された低いしきい電圧のＮＭＯ
Ｓトランジスタ及びノーマルＰＭＯＳトランジスタ領域
が露出されるように、第３マスクパターンを形成する段
階と、 前記低いしきい電圧のＮＭＯＳトランジスタ及びノーマ
ルＰＭＯＳトランジスタ領域に第３しきい電圧を調節す
るために、イオン注入する段階とから成ることを特徴と
するＣＭＯＳ素子の製造方法。 - 【請求項１２】 前記スクリーン酸化膜を形成する段階
と、前記第１マスクパターンを形成する段階との間に、
半導体基板内に不純物埋込層を形成する段階をさらに含
むことを特徴とする請求項１１記載のＣＭＯＳ素子の製
造方法。 - 【請求項１３】 前記第１しきい電圧を調節するため
に、イオン注入層の形成段階と、前記第１マスクパター
ンを取り除く段階との間に、半導体基板内に不純物埋込
層を形成する段階をさらに含むことを特徴とする請求項
１２記載のＣＭＯＳ素子の製造方法。 - 【請求項１４】 前記不純物埋込層は、ボロンを１．５
〜２．５ＭｅＶ且つ１×１０13〜５×１０13イオン／cm
2 でイオン注入して形成されることを特徴とする請求項
１２記載のＣＭＯＳ素子の製造方法。 - 【請求項１５】 前記第１マスクパターンの厚さが２〜
４μｍであることを特徴とする請求項１１記載のＣＭＯ
Ｓ素子の製造方法。 - 【請求項１６】 前記Ｎウェルは燐を７００ＫｅＶ〜
１．５ＭｅＶ、１×１０13〜５×１０13イオン／cm2 で
イオン注入して形成されることを特徴とする請求項１１
記載のＣＭＯＳ素子の製造方法。 - 【請求項１７】 前記第１しきい電圧の調節のためのイ
オン注入層は、燐を１８０〜２５０ＫｅＶ、５×１０12
〜２×１０13イオン／cm2 でイオン注入後、再び３０〜
８０ＫｅＶ，５×１０11〜５×１０12イオン／cm2 でイ
オン注入して形成されることを特徴とする請求項１１記
載のＣＭＯＳ素子の製造方法。 - 【請求項１８】 前記Ｐウェルはホウ素を５００〜７０
０ＫｅＶ、１×１０13〜５×１０13イオン／cm2 でイオ
ン注入して形成されることを特徴とする請求項１１記載
のＣＭＯＳ素子の製造方法。 - 【請求項１９】 前記第２しきい電圧の調節のためのイ
オン注入工程は、ホウ素を７０〜１２０ＫｅＶ、５×１
０12〜２×１０13イオン／cm2 でイオン注入した後、再
び１０〜３０ＫｅＶ、１×１０12〜５×１０12イオン／
cm2 でイオン注入して形成されることを特徴とする請求
項１１記載のＣＭＯＳ素子の製造方法。 - 【請求項２０】 前記第３しきい電圧の調節のためのイ
オン注入工程は、燐を３０〜８０ＫｅＶ、１×１０12〜
８×１０12イオン／cm2 でイオン注入することを特徴と
する請求項１１記載のＣＭＯＳ製造方法。 - 【請求項２１】 Ｐ形半導体基板の所望領域に素子分離
膜を形成する段階と、 前記素子分離膜上にスクリーン酸化膜を形成する段階
と、 前記半導体基板上に所望されたＮウェル領域が露出され
るように、第１マスクパターンを形成する段階と、 前記第１マスクパターンによって露出された半導体基板
にＮ形不純物をイオン注入してＮウェルを形成する段階
と、 前記Ｎウェルの半導体基板表面に第１しきい電圧調節の
ためにイオン注入する段階と、 前記第１マスクパターンを取り除く段階と、 前記半導体基板上に所望されたＰウェル領域が露出され
るように第２マスクパターンを形成する段階と、 前記第２マスクパターンによって露出された半導体基板
にＰ形不純物をイオン注入してＰウェルを形成する段階
と、 前記Ｐウェルの半導体基板表面に第２しきい電圧調節の
ためにイオン注入する段階と、 前記第２マスクパターンを取り除く段階と、 前記半導体基板上の所望されたノーマルＮＭＯＳトラン
ジスタ及び低いしきい電圧のＰＭＯＳトランジスタ領域
が露出されるように、第３マスクパターンを形成する段
階と、 前記ノーマルＮＭＯＳトランジスタ及び低いしきい電圧
のＰＭＯＳトランジスタ領域に、第３しきい電圧調節の
ためにイオン注入する段階とから成ることを特徴とする
ＣＭＯＳ素子の製造方法。 - 【請求項２２】 前記スクリーン酸化膜を形成する段階
と、前記第１マスクパターンを形成する段階との間に、
半導体基板内に不純物埋込層を形成する段階をさらに含
むことを特徴とする請求項２１記載のＣＭＯＳ製造方
法。 - 【請求項２３】 前記Ｎウェルの半導体基板表面に、第
１しきい電圧を調節するために、イオン注入層の形成段
階と前記第１マスクパターンを取り除く段階との間に、
半導体基板内に不純物埋込層を形成する段階をさらに含
むことを特徴とする請求項２１記載のＣＭＯＳ素子の製
造方法。 - 【請求項２４】 前記不純物埋込層はホウ素を１．５〜
２．５ＭｅＶ、１×１０13〜５×１０13イオン／cm2 で
イオン注入して形成されることを特徴とする請求項２２
記載のＣＭＯＳ素子の製造方法。 - 【請求項２５】 前記第１マスクパターンの厚さが２〜
４μｍであることを特徴とする請求項２１記載のＣＭＯ
Ｓ素子の製造方法。 - 【請求項２６】 前記Ｎウェルは、燐を７００ＫｅＶ〜
１．５ＭｅＶ、１×１０13〜５×１０13イオン／cm2 で
イオン注入して形成することを特徴とする請求項２１記
載のＣＭＯＳ素子の製造方法。 - 【請求項２７】 前記第１しきい電圧を調節するための
イオン注入工程は、燐を１８０〜２５０ＫｅＶ、５×１
０12〜２×１０13イオン／cm2 でイオン注入した後、再
び３０〜８０ＫｅＶ，２×１０12〜８×１０12イオン／
cm2 でイオン注入して形成されることを特徴とする請求
項２１記載のＣＭＯＳ素子の製造方法。 - 【請求項２８】 前記Ｐウェルはホウ素を５００〜７０
０ＫｅＶ、１×１０13〜５×１０13イオン／cm2 でイオ
ン注入して形成されることを特徴とする請求項２１記載
のＣＭＯＳ素子の製造方法。 - 【請求項２９】 前記第２しきい電圧を調節するための
イオン注入工程は、ホウ素を７０〜１２０ＫｅＶ、５×
１０12〜２×１０13イオン／cm2 でイオン注入した後、
再び１０〜３０ＫｅＶ、２×１０11〜３×１０12イオン
／cm2 でイオン注入して形成されることを特徴とする請
求項２１記載のＣＭＯＳ素子の製造方法。 - 【請求項３０】 前記第３しきい電圧を調節するための
イオン注入工程は、ホウ素を１０〜３０ＫｅＶ、１×１
０12〜５×１０12イオン／cm2 でイオン注入することを
特徴とする請求項２１記載のＣＭＯＳ素子の製造方法。
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