JPH1032262A - Ｃｍｏｓデバイスの製造方法 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴにおいて、ソース／ドレイン電
極の下部の基板濃度を最小化することにより、つきぬけ
現象を防止すると同時に、回路の速度低下を防止するこ
とのできるＣＭＯＳデバイスの製造方法を提供するこ
と。 【解決手段】 本発明のＣＭＯＳデイスの製造方法は、
活性領域を限定する素子分離絶縁膜、Ｎウェル及びＰウ
ェル領域がその内部及び上部に形成された半導体基板を
提供する段階と、ＰウェルのＮチャネル予定領域とＮウ
ェルの接合予定領域にＰ形不純物のイオン注入層を形成
する段階と、前記ＮウェルとＰウェルのチャネル領域で
ある、前記半導体基板の表面上にゲート絶縁膜が介在し
たゲート電極を形成する段階と、前記ＮウェルとＰウェ
ル内の接合予定領域にそれぞれＰ形とＮ形のソース／ド
レインを形成する段階とを含むことを特徴とする。
極の下部の基板濃度を最小化することにより、つきぬけ
現象を防止すると同時に、回路の速度低下を防止するこ
とのできるＣＭＯＳデバイスの製造方法を提供するこ
と。 【解決手段】 本発明のＣＭＯＳデイスの製造方法は、
活性領域を限定する素子分離絶縁膜、Ｎウェル及びＰウ
ェル領域がその内部及び上部に形成された半導体基板を
提供する段階と、ＰウェルのＮチャネル予定領域とＮウ
ェルの接合予定領域にＰ形不純物のイオン注入層を形成
する段階と、前記ＮウェルとＰウェルのチャネル領域で
ある、前記半導体基板の表面上にゲート絶縁膜が介在し
たゲート電極を形成する段階と、前記ＮウェルとＰウェ
ル内の接合予定領域にそれぞれＰ形とＮ形のソース／ド
レインを形成する段階とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に低い接合キャパシタンス(junction capa
citance)を有するＣＭＯＳ (complementary metal oxid
e semiconductor)デバイスの製造方法に関する。
法に係り、特に低い接合キャパシタンス(junction capa
citance)を有するＣＭＯＳ (complementary metal oxid
e semiconductor)デバイスの製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子が超高集積化される
につれて、半導体素子の寄生キャパシタンス(Parasitic
capacitance)は全体回路により強い影響を及ぼし、全体
回路の速度に致命的な影響を与える。半導体製造工程の
発達に伴って、半導体装置で一番大きい部分を占める金
属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：
Metal Oxide SemiconductorField Effect Transistor
：以下、「ＭＯＳＦＥＴ」という）は、そのチャネル
長が０. ５ミクロン(micron)以下に製造されている。半
導体装置においてチャネル長の減少はつきぬけ現象(pun
ch-through) を発生させる原因として作用する。つきぬ
け現象を防止するために、基板の不純物濃度を増加させ
る方法と二重イオン注入を行う方法が提示された。しか
し、前者はつきぬけ現象の防止には効果的であるが、そ
れによりチャネル領域下部の基板の濃度を高める。この
ような基板濃度の増加は接合キャパシタンス(junction
capacitance)を増加させる。接合キャパシタンスは半導
体装置の全体寄生キャパシタンスで大きい部分を占める
ので、このような増加は結果的に半導体装置の全体回路
の駆動速度に致命的な問題点を提供する原因となる。一
方、後者はＰウェル領域とＮウェル領域にそれぞれ異な
るタイプの不純物を注入しなければならないので、工程
が複雑になる問題点を持つ。
につれて、半導体素子の寄生キャパシタンス(Parasitic
capacitance)は全体回路により強い影響を及ぼし、全体
回路の速度に致命的な影響を与える。半導体製造工程の
発達に伴って、半導体装置で一番大きい部分を占める金
属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：
Metal Oxide SemiconductorField Effect Transistor
：以下、「ＭＯＳＦＥＴ」という）は、そのチャネル
長が０. ５ミクロン(micron)以下に製造されている。半
導体装置においてチャネル長の減少はつきぬけ現象(pun
ch-through) を発生させる原因として作用する。つきぬ
け現象を防止するために、基板の不純物濃度を増加させ
る方法と二重イオン注入を行う方法が提示された。しか
し、前者はつきぬけ現象の防止には効果的であるが、そ
れによりチャネル領域下部の基板の濃度を高める。この
ような基板濃度の増加は接合キャパシタンス(junction
capacitance)を増加させる。接合キャパシタンスは半導
体装置の全体寄生キャパシタンスで大きい部分を占める
ので、このような増加は結果的に半導体装置の全体回路
の駆動速度に致命的な問題点を提供する原因となる。一
方、後者はＰウェル領域とＮウェル領域にそれぞれ異な
るタイプの不純物を注入しなければならないので、工程
が複雑になる問題点を持つ。
【０００３】
【発明が解決しようとする課題】本発明の目的は、接合
キャパシタンスを増加させると同時に、つきぬけ現象を
防止することのできるＣＭＯＳデバイスの製造方法を提
供することにある。本発明の他の目的は、Ｎウェル領域
とＰウェル領域にしきい電圧(threshold voltage) を制
御するためのイオン注入を一つの不純物タイプで一度の
工程によって行うことにより、その工程を簡素化するこ
とのできるＣＭＯＳデバイスの製造方法を提供すること
にある。
キャパシタンスを増加させると同時に、つきぬけ現象を
防止することのできるＣＭＯＳデバイスの製造方法を提
供することにある。本発明の他の目的は、Ｎウェル領域
とＰウェル領域にしきい電圧(threshold voltage) を制
御するためのイオン注入を一つの不純物タイプで一度の
工程によって行うことにより、その工程を簡素化するこ
とのできるＣＭＯＳデバイスの製造方法を提供すること
にある。
【０００４】
【課題を解決するための手段】本発明は、活性領域を限
定する素子分離絶縁膜、Ｎウェル及びＰウェル領域がそ
の内部及び上部に形成された半導体基板を提供する段階
と、Ｐウェルのチャネル予定領域とＮウェルの接合予定
領域にＰ形不純物のイオン注入層を形成する段階と、前
記ＮウェルとＰウェルのチャネル領域である、前記半導
体基板の表面上にゲート絶縁膜が介在したゲート電極を
形成する段階と、前記ＮウェルとＰウェル内の接合予定
領域にそれぞれＰ形とＮ形のソース／ドレインを形成す
る段階とを含むことを特徴とする。
定する素子分離絶縁膜、Ｎウェル及びＰウェル領域がそ
の内部及び上部に形成された半導体基板を提供する段階
と、Ｐウェルのチャネル予定領域とＮウェルの接合予定
領域にＰ形不純物のイオン注入層を形成する段階と、前
記ＮウェルとＰウェルのチャネル領域である、前記半導
体基板の表面上にゲート絶縁膜が介在したゲート電極を
形成する段階と、前記ＮウェルとＰウェル内の接合予定
領域にそれぞれＰ形とＮ形のソース／ドレインを形成す
る段階とを含むことを特徴とする。
【０００５】
【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施例を説明する。図１は本発明の第１実施
例による低い接合キャパシタンスを有するＣＭＯＳデバ
イスを製造するための平面図で、ＮはＮウェル形成用マ
スク、Ａ１はＮウェル領域内のアクティブ形成用マス
ク、Ａ２はＰウェル領域内のアクティブ形成用マスク、
ＥはＮチャネルＶｔマスク，Ｇはゲート形成用マスクで
ある。図１，図２Ａ及び図３Ａを参照すると、Ｎウェル
２０とＰウェル１０領域にＰアクティブマスクＡ１とＮ
アクティブマスクＡ２を用いて素子分離用絶縁膜２とア
クティブ領域を形成する。以後、ＮＭＯＳＦＥＴのしき
い電圧(ThresholdVoltage)Ｖｔを調節するために、ま
ず、ＮチャネルＶｔマスクＥを用いてＮウェル２０とＰ
ウェル１０の各アクティブ領域の表面の所定部位に感光
膜マスクパターン１００Ａを形成する。
の好ましい実施例を説明する。図１は本発明の第１実施
例による低い接合キャパシタンスを有するＣＭＯＳデバ
イスを製造するための平面図で、ＮはＮウェル形成用マ
スク、Ａ１はＮウェル領域内のアクティブ形成用マス
ク、Ａ２はＰウェル領域内のアクティブ形成用マスク、
ＥはＮチャネルＶｔマスク，Ｇはゲート形成用マスクで
ある。図１，図２Ａ及び図３Ａを参照すると、Ｎウェル
２０とＰウェル１０領域にＰアクティブマスクＡ１とＮ
アクティブマスクＡ２を用いて素子分離用絶縁膜２とア
クティブ領域を形成する。以後、ＮＭＯＳＦＥＴのしき
い電圧(ThresholdVoltage)Ｖｔを調節するために、ま
ず、ＮチャネルＶｔマスクＥを用いてＮウェル２０とＰ
ウェル１０の各アクティブ領域の表面の所定部位に感光
膜マスクパターン１００Ａを形成する。
【０００６】その後、硼素不純物２００Ａをイオン注入
して、前記感光膜マスクパターン１００Ａ無しの露出し
た領域に硼素イオン注入層を形成する。硼素不純物のイ
オン注入で、Ｎウェル２０内の予定されたＰＭＯＳＦＥ
Ｔの接合（ソース／ドレイン電極）の一定部分とＰウェ
ル１０内の予定されたＮＭＯＳＦＥＴのチャネル領域及
びその下部には硼素不純物２００Ａが分布し、Ｎウェル
２０内の予定されたＰＭＯＳＦＥＴのチャネル領域とＰ
ウェル１０内の予定されたＮＭＯＳＦＥＴの接合（ソー
ス／ドレイン）の一定部分には感光膜マスク１００Ａに
よって硼素不純物の流入が遮断され、硼素不純物が存在
しなくなる。前記硼素不純物の注入にはボロン(boron)
またはＢＦ2 が用いられ、その注入量は５Ｅ１０〜５Ｅ
１２ions／ｃｍ2 の範囲にする。図２Ｂ及び図３Ｂを参
照すると、Ｎウェル２０とＰウェル１０領域にそれぞれ
Ｐ形ゲート電極４ＢとＮ形ゲート電極４Ａ、そしてＰ+
接合２５とＮ+ 接合１５が通常の方法で形成される。前
記Ｎウェル２０内のＰＭＯＳＦＥＴのＰ+ 接合２５下部
のＮ形不純物濃度は注入された硼素不純物２００Ａによ
って減少され、前記Ｐウェル１０内のＮＭＯＳＦＥＴの
Ｎ+ 接合１５下部の一定部分は前記硼素不純物が注入さ
れないためにＰ形不純物濃度が増加しない。
して、前記感光膜マスクパターン１００Ａ無しの露出し
た領域に硼素イオン注入層を形成する。硼素不純物のイ
オン注入で、Ｎウェル２０内の予定されたＰＭＯＳＦＥ
Ｔの接合（ソース／ドレイン電極）の一定部分とＰウェ
ル１０内の予定されたＮＭＯＳＦＥＴのチャネル領域及
びその下部には硼素不純物２００Ａが分布し、Ｎウェル
２０内の予定されたＰＭＯＳＦＥＴのチャネル領域とＰ
ウェル１０内の予定されたＮＭＯＳＦＥＴの接合（ソー
ス／ドレイン）の一定部分には感光膜マスク１００Ａに
よって硼素不純物の流入が遮断され、硼素不純物が存在
しなくなる。前記硼素不純物の注入にはボロン(boron)
またはＢＦ2 が用いられ、その注入量は５Ｅ１０〜５Ｅ
１２ions／ｃｍ2 の範囲にする。図２Ｂ及び図３Ｂを参
照すると、Ｎウェル２０とＰウェル１０領域にそれぞれ
Ｐ形ゲート電極４ＢとＮ形ゲート電極４Ａ、そしてＰ+
接合２５とＮ+ 接合１５が通常の方法で形成される。前
記Ｎウェル２０内のＰＭＯＳＦＥＴのＰ+ 接合２５下部
のＮ形不純物濃度は注入された硼素不純物２００Ａによ
って減少され、前記Ｐウェル１０内のＮＭＯＳＦＥＴの
Ｎ+ 接合１５下部の一定部分は前記硼素不純物が注入さ
れないためにＰ形不純物濃度が増加しない。
【０００７】図４は本発明の第２実施例によって低い接
合キャパシタンスを有するＣＭＯＳデバイスの平面図
で、ＮはＮウェル形成用マスク、Ａ１はＮウェル領域内
のアクティブ形成用マスク、Ａ２はＰウェル領域内のア
クティブ形成用マスク、ＥはＮチャネルＶｔマスク，Ｇ
はゲート形成用マスクである。図４，図５Ａ及び図６Ａ
を参照すると、素子分離用絶縁膜２とゲート酸化膜が形
成された半導体基板のアクティブ領域の所定部位にＰＭ
ＯＳＦＥＴのしきい電圧を調節するためのＰチャネルＶ
ｔマスク１００Ｂを形成する。その後、燐(Phosphorus)
不純物を注入して、露出された基板のチャネル及びソー
ス，ドレイン領域に燐不純物注入層２００Ｂを形成す
る。すなわち、Ｐウェル１０内の予定されたＮＭＯＳＦ
ＥＴの接合（ソース／ドレイン電極）の一定部分とＮウ
ェル２０内の予定されたＰＭＯＳＦＥＴのチャネル領域
の下部とに燐不純物２００Ｂを注入し、Ｐウェル１０内
の予定されたＮＭＯＳＦＥＴのチャネル領域とＮウェル
２０内の予定されたＰＭＯＳＦＥＴの接合（ソース／ド
レイン電極）の一定部分とには燐不純物が注入されない
ようにする。前記燐不純物２００Ｂの注入量は５Ｅ１０
〜５Ｅ１２ｉｏｎｓ／ｃｍ2 の範囲にする。
合キャパシタンスを有するＣＭＯＳデバイスの平面図
で、ＮはＮウェル形成用マスク、Ａ１はＮウェル領域内
のアクティブ形成用マスク、Ａ２はＰウェル領域内のア
クティブ形成用マスク、ＥはＮチャネルＶｔマスク，Ｇ
はゲート形成用マスクである。図４，図５Ａ及び図６Ａ
を参照すると、素子分離用絶縁膜２とゲート酸化膜が形
成された半導体基板のアクティブ領域の所定部位にＰＭ
ＯＳＦＥＴのしきい電圧を調節するためのＰチャネルＶ
ｔマスク１００Ｂを形成する。その後、燐(Phosphorus)
不純物を注入して、露出された基板のチャネル及びソー
ス，ドレイン領域に燐不純物注入層２００Ｂを形成す
る。すなわち、Ｐウェル１０内の予定されたＮＭＯＳＦ
ＥＴの接合（ソース／ドレイン電極）の一定部分とＮウ
ェル２０内の予定されたＰＭＯＳＦＥＴのチャネル領域
の下部とに燐不純物２００Ｂを注入し、Ｐウェル１０内
の予定されたＮＭＯＳＦＥＴのチャネル領域とＮウェル
２０内の予定されたＰＭＯＳＦＥＴの接合（ソース／ド
レイン電極）の一定部分とには燐不純物が注入されない
ようにする。前記燐不純物２００Ｂの注入量は５Ｅ１０
〜５Ｅ１２ｉｏｎｓ／ｃｍ2 の範囲にする。
【０００８】以後、図５Ｂ及び図６Ｂに示すように、Ｎ
ウェル２０とＰウェル１０領域にそれぞれＰ形ゲート電
極４ＢとＮ形ゲート電極４Ａ、そしてＰ+ 接合２５とＮ
- 接合１５が通常の方法で形成される。前記工程によっ
て、Ｐウェル１０内のＮＭＯＳＦＥＴのＮ+ 接合１５下
部は前記燐不純物２００ＢによってＰ形不純物濃度が減
少し、前記Ｎウェル２０内のＰＭＯＳＦＥＴのＰ+ 接合
２５下部の一定部分は前記燐不純物が注入されないため
にＮ形不純物濃度が増加しない。結果的に、前記工程に
より形成されたＣＭＯＳデバイスは、接合領域の下部に
存在する燐イオンがＰウェル１０内のＮＭＯＳＦＥＴの
接合キャパシタンスを減すことにより、駆動速度の減少
を防止し、Ｎウェル２０内のＰＭＯＳＦＥＴのチャネル
領域に形成された燐イオン注入層２００Ｂが空乏層(dep
letion layer）の幅を減すことにより、つきぬけ現象を
防止する。
ウェル２０とＰウェル１０領域にそれぞれＰ形ゲート電
極４ＢとＮ形ゲート電極４Ａ、そしてＰ+ 接合２５とＮ
- 接合１５が通常の方法で形成される。前記工程によっ
て、Ｐウェル１０内のＮＭＯＳＦＥＴのＮ+ 接合１５下
部は前記燐不純物２００ＢによってＰ形不純物濃度が減
少し、前記Ｎウェル２０内のＰＭＯＳＦＥＴのＰ+ 接合
２５下部の一定部分は前記燐不純物が注入されないため
にＮ形不純物濃度が増加しない。結果的に、前記工程に
より形成されたＣＭＯＳデバイスは、接合領域の下部に
存在する燐イオンがＰウェル１０内のＮＭＯＳＦＥＴの
接合キャパシタンスを減すことにより、駆動速度の減少
を防止し、Ｎウェル２０内のＰＭＯＳＦＥＴのチャネル
領域に形成された燐イオン注入層２００Ｂが空乏層(dep
letion layer）の幅を減すことにより、つきぬけ現象を
防止する。
【０００９】
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳ工程でＭＯＳＦＥＴのしきい電圧を調節するた
めの不純物注入を選択的にＭＯＳＦＥＴの特定領域に注
入することにより別途の工程を追加せず、効果的に接合
下部の基板濃度を低めて接合キャパシタンスを最少化す
ることにより、つきぬけ現象を防止すると同時に素子の
動作遅延を防止する効果を提供する。尚、Ｖｔ調節用イ
オン注入工程を一度の工程のみで行うことにより、工程
を簡素化する効果を提供する。
ＣＭＯＳ工程でＭＯＳＦＥＴのしきい電圧を調節するた
めの不純物注入を選択的にＭＯＳＦＥＴの特定領域に注
入することにより別途の工程を追加せず、効果的に接合
下部の基板濃度を低めて接合キャパシタンスを最少化す
ることにより、つきぬけ現象を防止すると同時に素子の
動作遅延を防止する効果を提供する。尚、Ｖｔ調節用イ
オン注入工程を一度の工程のみで行うことにより、工程
を簡素化する効果を提供する。
【図１】本発明の第１実施例によるＣＭＯＳデバイスの
平面図である。
平面図である。
【図２】図２Ａと図２Ｂとは図１のＣＭＯＳデバイスの
Ｐ形ＭＯＳＦＥＴを製造する過程を示す図であり、図２
Ｂは図１の２Ｂ−２Ｂ線に沿って切断された断面図であ
る。
Ｐ形ＭＯＳＦＥＴを製造する過程を示す図であり、図２
Ｂは図１の２Ｂ−２Ｂ線に沿って切断された断面図であ
る。
【図３】図３Ａと図３Ｂとは図１のＣＭＯＳデバイスの
Ｎ形ＭＯＳＦＥＴを製造する過程を示す図であり、図３
Ｂは図１の３Ｂ−３Ｂ線に沿って切断された断面図であ
る。
Ｎ形ＭＯＳＦＥＴを製造する過程を示す図であり、図３
Ｂは図１の３Ｂ−３Ｂ線に沿って切断された断面図であ
る。
【図４】本発明の第２実施例によるＣＭＯＳデバイスの
平面図である。
平面図である。
【図５】図５Ａと図５Ｂとは図４のＣＭＯＳデバイスの
Ｐ形ＭＯＳＦＥＴを製造する過程を示す図であり、図５
Ｂは図４の５Ｂ−５Ｂ線に沿って切断された断面図であ
る。
Ｐ形ＭＯＳＦＥＴを製造する過程を示す図であり、図５
Ｂは図４の５Ｂ−５Ｂ線に沿って切断された断面図であ
る。
【図６】図６Ａと図６Ｂとは図４のＣＭＯＳデバイスの
Ｎ形ＭＯＳＦＥＴを製造する過程を示す図であり、図６
Ｂは図４の６Ｂ−６Ｂ線に沿って切断された断面図であ
る。
Ｎ形ＭＯＳＦＥＴを製造する過程を示す図であり、図６
Ｂは図４の６Ｂ−６Ｂ線に沿って切断された断面図であ
る。
２ 素子分離用絶縁膜 １０ Ｐウェル １５ Ｎ+ 接合 ２０ Ｎウェル ２５ Ｐ- 接合 ４Ａ Ｎ形ゲート電極 ４Ｂ Ｐ形ゲート電極
Claims (8)
- 【請求項１】 活性領域を限定する素子分離絶縁膜、Ｎ
ウェル及びＰウェル領域がその内部及び上部に形成され
た半導体基板を提供する段階と、Ｐウェルのチャネル予
定領域とＮウェルの接合予定領域にＰ形不純物のイオン
注入層を形成する段階と、前記ＮウェルとＰウェルのチ
ャネル領域である、前記半導体基板の表面上にゲート絶
縁膜が介在したゲート電極を形成する段階と、前記Ｎウ
ェルとＰウェル内の接合予定領域にそれぞれＰ形とＮ形
のソース／ドレインを形成する段階とを含むことを特徴
とするＣＭＯＳデバイスの製造方法。 - 【請求項２】 前記Ｐ形不純物は硼素（Ｂ）であること
を特徴とする請求項１記載のＣＭＯＳデバイスの製造方
法。 - 【請求項３】 前記硼素のイオン注入量は５Ｅ１０〜５
Ｅ１２ions／cm2 であることを特徴とする請求項２記載
のＣＭＯＳデバイスの製造方法。 - 【請求項４】 前記Ｐ形不純物はＢＦ2 であることを特
徴とする請求項１記載のＣＭＯＳデバイスの製造方法。 - 【請求項５】 前記ＢＦ2 のイオン注入量は５Ｅ１０〜
５Ｅ１２ions／cm2であることを特徴とする請求項１記
載のＣＭＯＳデバイスの製造方法。 - 【請求項６】 活性領域を限定する素子分離絶縁膜と、
ＮウェルとＰウェル領域がその内部及び上部に形成され
た半導体基板を提供する段階と、前記Ｎウェルのチャネ
ル予定領域と前記Ｐウェルの接合予定領域にＮ形不純物
層を形成する段階と、前記半導体基板表面上のＮウェル
とＰウェルのチャネル領域の上部にゲート絶縁膜が介在
したゲート電極を形成する段階と、前記ＮウェルとＰウ
ェル内の接合予定領域にそれぞれＰ形とＮ形のソース／
ドレインを形成する段階とを含むことを特徴とするＣＭ
ＯＳデバイスの製造方法。 - 【請求項７】 前記Ｎ形不純物は燐（Ｐ）であることを
特徴とする請求項６記載のＣＭＯＳデバイスの製造方
法。 - 【請求項８】 前記燐のイオン注入量は５Ｅ１０〜５Ｅ
１２ions／cm2 であることを特徴とする請求項７記載の
ＣＭＯＳデバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P8954 | 1996-03-28 | ||
| KR1019960008954A KR100256296B1 (ko) | 1996-03-29 | 1996-03-29 | 모스 트랜지스터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032262A true JPH1032262A (ja) | 1998-02-03 |
Family
ID=19454332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9092983A Pending JPH1032262A (ja) | 1996-03-28 | 1997-03-27 | Ｃｍｏｓデバイスの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1032262A (ja) |
| KR (1) | KR100256296B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045860B2 (en) | 2001-08-10 | 2006-05-16 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102110569B1 (ko) | 2017-11-10 | 2020-05-14 | 주식회사 성한 디앤티 | 시추기용 로드 클램프 장치 |
-
1996
- 1996-03-29 KR KR1019960008954A patent/KR100256296B1/ko active IP Right Grant
-
1997
- 1997-03-27 JP JP9092983A patent/JPH1032262A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045860B2 (en) | 2001-08-10 | 2006-05-16 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970067715A (ko) | 1997-10-13 |
| KR100256296B1 (ko) | 2000-05-15 |
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