KR950014113B1 - 반도체장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치의 제조방법

제 1도 내지 제 3 도는 본 발명의 제 1실시예로써 반도체 장치의 소자 분리 제조 공정 순서 단면도를 나타내고,

제4도 내지 제6도는 본 발명의 제2실시예를 나타내며,

제7도 내지 제9도는 본 발명의 제3실시예를 도시하고 있다.

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 상보형 금속 산화물 반도체(CMOS) 장치의 소자 분리 방법에 관한 것이다.

최근, 반도체 소자의 집적도가 제조자 일반에게 관심의 촛점이 된이래 반도체 장치의 고밀도화가 급격히 진행되고 있으며, 그에따른 생산성 및 전기적 특성의 저하를 방지하고 높은 제조원가를 절감시키기 위한 연구와 개발이 반도체 장치 여러 분야에서 크게 진전을 이루어 왔다.

특히, 소자의 설계 치수가 써브미크론(submicron) 이하로 축소되면서 전제 칩(chip) 면적에서 많은 부분을 차지하고 있는 소자간의 분리 면적을 전기적 특성의 열화없이 최소화하거나 공정 스텝(step)을 줄일 수가 있다면, 상기한 반도체 장치의 고밀도화나 제조 원가 절감에 크게 기여할 수 있음은 물론이며, 이부분에 대한 많은 연구 결과가 널리 알려져 있음은 주지의 사실이다.

한편, 일반적인 반도체 장치의 소자 분리 방법으로는 채널 저지 이온을 주입하고, 실리콘을 선택 산화하는 LOCOS류의 분리 방법이 분리 특성이 양호하며 비교적 안정된 제조 기술이 확립되어 있어 널리 이용되고 있으나, 상기한 채널 저지 이온의 주입 및 활성화 과정에서 원하는 제조 요소(parameter)의 제어(control)에 다소 어려움이 있으며, CMOS소자를 포함하는 반도체 장치에서 LOCOS류의 분리 기술을 보면 NMOS소자와 PMOS소자에 각각의 채널 저지 영역을 형성시키기 위해서는 2개의 마스크(mask)와 2번의 사진 식각 공정을 통하여 서로 다른 형(n,또는 p형)의 채널 저지 이온이 주입되어 이루어지게 되므로 제조공성이 복잡하고 제조비용이 증가하는 문제가 있다.

미합중국 특허 4,013,489호에 상기한 바와 CMOS소자를 포함하는 반도체 장치에서 NMOS소자와 PMOS소자에 채널 저지를 위한 서로 다른 도전형의 불순물 이온이 2개의 마스크와 2번의 사진 식각 공정을 통하여 주입되는 방법이 개시되어 있으며, 또, 미합중국 특허 4,282,648호에는 NMOS소자(p형 반도체 기판 영역)와 PMOS소자(n-웰 영역)의 경계 영역에 채널 저지를 위한 불순물인 보론(boron) 이온을 주입한 후산화 공정으로 필드 산화막을 형성할때 상기 불순물의 흡수 과정을 통하여 n-웰의 불순물인 인(phosphorous)의 농도가 상대적으로 우세해지는 현상이 초래되어 채널 저지 영역을 형성시키는 방법이 개시되어 있으나, 이 경우에는 반도체 장치의 고집적화에 따른 채널 저지 인온의 도즈(dose)량 증가의 필연성으로 인하여 그에따른 n-웰의 농도도 상대적인 증가가 불가피하며, 이 경우 소자의 소오스(또는, 드레인)영역의 접합에서 브레이크다운(breakdown) 특성이 악화되는 문제가 초래된다.

따라서, 본 발명에서는 소자의 특성 저하 없이 제조 공정 스템을 가단하게 하여 소자를 분리시킬 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 바람직한 실시예는 반도체 기판에 n-웰과 p-웰을 형성시킨후 PMOS소자와 NMOS소자를 형성하는 CMOS장치의 상기 각웰 내에 있는 동종의 소자를 분리하는 방법에 있어서, 각웰 내의 소자 분리 패턴을 형성하고 상기 하나의 웰에는 1회의 채널 저지 불순물, 다른 하나의 웰에는 2회의 서로 다른 도전형의 채널 저지 불순물을 상기 분리 영역에 주입하여 필드 산화시키는 것을 특징으로 한다.

또, 상기한 본 발명의 목적은 반도체 기판에 n-웰과 p-웰을 형성시킨후 PMOS소자와 NMOS소자를 형성하는 CMOS장치의 상기 각웰내에 있는 동종의 소자를 분리하는 방법에 있어서, 각웰 내의 소자분리 패턴을 형성하고 상기 분리 영역에 동일 도전형의 채널 저지 불순물을 동시에 주입하고 필드 산화시킨 다음 상기 어느 하나의 웰에는 상기 불순물과 다른 도전형의 채널 저지 불순물을 더 주입하는 것으로 달성된다.

이하, 첨부 도면을 참조하여 본 발명을 상제히 설명한다.

제1도 내지 제3도는 본 발명의 제1실시예를 나타내고, 제4도 내지 제6도는 본 발명의 제2실시예, 제7도 내지 제9도는 본 발명의 제3실시예를 도시하고 있다.

먼저, 제1실시예를 보면 반도체 기판(100)에 n-웰(10)과 p-웰(11)을 형성하고 산화막(12), 다결정실리콘막(13), 질화막(14)을 적층 형성한 후 감광막(15)을 도포하여 소자 분리 영역의 상기 질화막(14)을 패터닝하고, 상기 구조물이 기판 전면에 n형의 p-채널 저지 불순물(예컨대, 인)을 200KeV-400KeV정도의 강한 에너지(deep energy)로 이온 주입(16)시킨다(제1도). 그다음, 상기 감광막(15)을 제거한 후, 다시 감광막을 도포하고 사진공정으로 상기 n-웰을 마스킹(masking)하는 감광막 패턴(17)을 형성시키고, 상기패턴(7)을 이용하여 분리 영역에 상기 p-채널 저지 불순물 보다 더 높은 도즈(dose)량의 p형의 n-채널저지 불순물(예컨대, 보론)을 30KeV-80KeV정도의 약한 에너지(shallow energy)로 이온 주입(18)시킨다(제2도). 이어서, 상기 감광막 패턴(17)을 제거한 후, 필드를 산화하여 필드 산화막(19)을 성장시키면 상기 필드 산화막(19)의 n형 불순물 흡수 및 p형 불순물의 계면 파일-업(pile-up) 현상, p웰(11)의 도즈의 영향등으로 p형 불순물의 농도가 우세하게 되어 p-웰(11)에 p-채널 저지 영역(20)이 형성되며, n-웰(10)에는 최초에 주입된 불순물의 변화없이 n-채널 저지 영역(21)이 형성된다(제3도).

또, 본 발명의 제 2 실시예는 상기 제1실시예와 동일한 개념의 제조 공정 방법으로써 2회에 걸친 채널 저지 이온 주입시에 제1실시예의 불순물과 반대 도전형의 불순물을 사용하고, 상기 제1실시예와는 반대로 n-웰(30)의 채널 저지 영역의 불순물 농도를 변화시키는 방식으로 하여 n형의 p-채널 저지 영역(41)이 형성되며, p-웰(31)에는 최초에 주입된 p형 불순물의 변화없이 n-채널 저지 영역(40)이 형성된다. 이때, p-웰을 마스킹한 상태에서 p형의 불순물이 주입되어 있는 n-웰에 n형의 p-채널 저지 불순물을 상기 p형의 불순물 보다 높은 농도의 n형의 p-채널 저지 불순물을 100KeV-300KeV정도의 에너지로 이온 주입(38)하며, 여기서 상기에 기술되지 않은 도면의 부호들은 상기 제l실시에에서 설명된 막과 영역들이 동일한 제조 방법, 또는 동일 물질로 구성되어 있는 것에 부호의 일의 자리가 같게 하였다.

또 , 상기한 제1실시예와 제 2 실시예에서 필드 산화의 버퍼층으로 사용되고 있는 다결정 실리콘막을 빼고 질화막만을 버퍼층으로 사용한 LOCOS분리 방식에서도 사용할 수 있다.

또한, 본 발명의 제3실시예를 보면 반도체 기판(500)에 n-웰(50)과 p-웸(51)을 형성하고 산화막(52),다결정실리콘막(53), 질화막(54)을 적층 형성한 후 감광막(55)을 도포하여 소자 분리 영역의 상기 절화막(54)을 패터닝하고, 상기 구조물의 기판 전면에 n형의 p-채널 저지 불순물(예컨대, 인)을 200KeV-400KeV정도의 강한 에너지(deep energy)로 이온 주입(56)시킨 다음(제7도), 상기 감광막(55)을 제거한 후 상기 소자 분리 영역을 선택 산화하여 필드 산화막(57)을 형성시킨다(제8도). 이어서, 다시 감광막을 도포하고 사진 공정으로 상기 n-웰을 마스킹(masking)하는 감광막 패턴(59)을 형성시키고, 상기 패턴(59)을 이용하여 분리 영역에 상기 p-채널 저지 불순물 보다 더 높은 도즈(dose)량의 p형의 n-채널 저지 불순물(예컨대, 보론)을 이온주입(60)시켜 채널 저지 영역(61)을 형성시킨다(제9도).

이때, 상기한 제1실시예와 제2실시예에서와 같이 필드 산화의 버퍼층으로 사용되고 있는 다결정 실리콘막을 빼고 질화막만을 버퍼층으로 사용한 LOCOS분리 방식과 같이 상기 제3실시예에서도 이의 적용이 가능하며, 상기 제 1실시예를 제 2 실시에로 변형 실시한 바와 같이 상기 제 3 실시에도 동일한 개념의 제조 공정 방법으로써 1회에 걸친 채널 저지 이온 주입시에 제3실시예의 불순물과 반대 도전형의 불순물을 사용하고, 상기 제3실시예와는 반내로 n-웰의 채널 저지 영역에 p-채널 저지 불순물보다 더 높은 도즈(dose)량의 p형의 n-채널 저지 불순물(예컨대, 보론)을 이온 주압(60)시켜 채널 저지 영역(61)이 형성되며, p-웰에는 최초에 주입된 p형 불순물의 변화없이 n-채널 저지 불순물 영역을 형성시키는 또 다른 실시예가 가능하다.

따라서, 상기한 본 발명의 방법에 의하면 소자의 특성 저하없이 종래에 비해 마스크 층을 줄일 수 있어 제조 공정 스텝을 간단하게 하여 반도체 장치를 제조할 수 있으므로 제조 원가를 크게 절감시킬 수 있다.

Claims (11)

1. 반도체 기판에 n-웰과 p-웰을 형성시킨후 PMOS소자와 NMOS소자를 형성하는 CMOS장치의 상기 각웰 내에 있는 동종의 소자를 분리하는 방법에 있어서, 각웰 내의 소자 분리 패턴을 형성하고 상기 하나의 웰에는 1회의 채널 저지 불순물, 다른 하나의 웰에는 2회의 서로 다른 도전형의 채널 저지 불순물을 상기 분리 영역에 주입하여 필드 산화시키는 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서, 상기의 소자 분리 패턴은 반도체 기판에 n-웰과 p-웰을 형성하고 버퍼층으로 산화막, 다결정 실리콘막, 질화막을 적층 형성한 후 감광막을 도포하여 소자 분리 영역의 상기 절화막을 패터닝하여 이루어 지는 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제 2 항에 있어서, 상기의 버퍼층으로 산화막, 질화막을 적층 형성한 후 감광막을 도포하여 소자 분리영역의 상기 질화막을 패터닝하여 소자 분리 패턴이 이루어 지는 것을 특징으로 하는 반도체 장치의 제조방법.
4. 제1항에 있어서, 상기 1회의 채널 저지 불순물은 하나의 웰과 다른 하나의 웰에 동일 도전형의 불순물이 동시에 이온 주입되는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 제1항에 있어서, 상기 2회 주입되는 불순물은 상기 1회의 불순물보다 더 높은 도즈량을 갖는 다른 도전형의 불순물인 것을 특징으로 하는 반도체 장치의 제조방법.
6. 제4항에 있어서, 상기 p-웰에는 p-채널 저지영역이 형성되고, n-웰에는 n-채널 저지 영역이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
7. 반도체 기판에 n-웰과 p-웰을 형성시킨후 PMOS소자와 NMOS소자를 형성하는 CMOS장치의 상기 각웰 내에 있는 동종의 소자를 분리하는 방법에 있어서, 각웰 내의 분자 분리 패턴을 형성하고 상기 분리 영역에 동일 도전형의 채널 저지 불순물을 동시에 주입하고 필드 산화시킨 다음 상기 어느 하나의 웰에는 상기 불순물과 다른 도전형의 채널 저지 불순물을 더 주입하는 것을 특징으로 하는 반도체 장치의 제조방법.
8. 제7항에 있어서, 상기의 소자 분리 패턴은 반도체 기판에 n-웰과 p-웰을 형성하고 버퍼층으로 산화막, 다결정 실리콘막, 질화막을 적층 형성한 후 감광막을 도포하여 소자 분리 영역의 상기 질화막을 패터닝하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
9. 제8항에 있어서, 상기의 버퍼층으로 산화막, 질화막을 적층형성한 후 감광막을 도포하여 소자 분리영역의 상기 질화막을 패터닝하여 소자 분리 패턴이 이루어 지는 것을 특징으로 하는 반도체 장치의 제조방법.
10. 제7항에 있어서, 필드산화후에 주입되는 불순물은 상기 동시에 주입된 불순물보다 더 높은 도즈량을갖는 다른 도전형의 불순물인 것을 특징으로 하는 반도체 장치의 제조방법.
11. 제10항에 있어서, 상기 p-웰에는 p-채널 저지 영역이 형성되고, n-웰에는 n-채널 저지 영역이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.