JPH0616525B2 - Ｍｏｓｆｅｔデバイスの製造方法 - Google Patents

Ｍｏｓｆｅｔデバイスの製造方法

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JPH0616525B2
JPH0616525B2 JP59500651A JP50065184A JPH0616525B2 JP H0616525 B2 JPH0616525 B2 JP H0616525B2 JP 59500651 A JP59500651 A JP 59500651A JP 50065184 A JP50065184 A JP 50065184A JP H0616525 B2 JPH0616525 B2 JP H0616525B2
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Description

【発明の詳細な説明】 発明の背景 １．発明の分野 本発明は、高密度，高性能の集積回路に関し、特にデバ
イス分離用のフィールド酸化物整列チャネル・ストップ
を持つＭＯＳＦＥＴ回路素子、及び該能動素子の種々の
領域の最適化されたドーピングを有するようなＭＯＳＦ
ＥＴ回路素子を提供するプロセスに関する。
２．従来技術の説明 デバイス分離を提供することは、集積回路の製造に於け
る非常に重大な問題の一つである。ＶＬＳＩ化のために
パッキング密度（集積度）が増加するにつれて、デバイ
ス分離が回路設計の複雑性並びに集積度の基本的な限界
に定めてしまう。集積回路に於いてデバイスを分離する
ための多くの従来技術が入手できるが、しかしこれら
は、固執されねばならない厳格な設計制約のために、完
全に満足なものであるというわけではない。特に、好ま
しい分離技術は、以下の要求を満足させる必要がある。
即ち、 （１）能動素子間のリーク電流を極僅かにしなければな
らない。これは、ＭＯＳ技術のために、フィールド酸化
物の下のシリコン表面が回路動作の間、弱反転状態とさ
えなることができないということを意味する。能動素子
間のスペースの変化，温度，及び放射線照射によりフィ
ールド酸化物閾値電圧（ＶTF）が変動してしまうため、
完全なＶＬＳＩ能動素子分離を確実にするためには、こ
のＶTFを出来るだけ高く，典型的には１５Ｖ乃至２０Ｖ
にして、ＶTF変動のための十分なマージンを提供するこ
とが必要である。
（２）能動素子間のスペースが最小にされなければなら
ない。この要求は、ＶＬＳＩパッキング密度を得るため
に特に重要である。
（３）能動素子エリアのための部分を分離のために消費
するとなく、結果として、重大な狭チャネル効果を出現
させないように分離を行わなければならない。
（４）分離プロセスは、能動素子の製造のために要求さ
れるプロセス・パラメータをあり制約しないようにしな
ければならない。この場合、能動素子の性能及び分離
は、個々に最適化されることができる。
（５）分離プロセスは、比較的簡単に制御できなければ
ならない。
（６）ある種の応用のためには、前述の要求は、高温又
は放射線雰囲気中でも維持されることが必要である。
ＭＯＳＦＥＴ集積回路の能動素子の分離のために使用さ
れる普通のＭＯＳプロセスの代表的なものは、電気化学
のジャーナル，学会，Vol.123,p.1117,1976のルーイ(Lo
oi)等による論文，「ＮＨ３ガス中に於ける酸化シリコ
ンの熱処理間のＳｉ−ＳｉＯ2中間面へのシリコン窒化
物の形成」に述べられたシリコンの局所酸化（ＬＯＣＯ
Ｓ）プロセスである。この方法に従って、ホウ素イオン
の注入の間のシールドとして、窒化物マスクが最終的な
能動素子エリア上に提供され、その後分離エリアが選択
的に酸化される。しかしながら、ＶＬＳＩ分離のために
は、フィールド酸化物侵蝕（鳥嘴（バーズビーク）現
象）によって、及び最終的な能動素子エリア中へのチャ
ネル・ストップ・ドーパントの横方向への拡散によっ
て、ＬＯＣＯＳの利用が制限される。両者の影響は、チ
ャネル・エッジの近くの活性エリアに及ぼされる。この
チャネルを狭くしてしまうことによる影響は、ＦＥＴ閾
値電圧を増し、その電流駆動性能を減じてしまうだろ
う。所望のチャネル幅を維持するためには、対応するマ
スク寸法をオーバサイズにしなければならず、これは、
ＩＣの製造のためにレイアウト・エリアを浪費し、パッ
キング密度を低くしてしまう。
その後開発されたＬＯＣＯＳ分離技術が、上記狭チャネ
ル効果を減じているとはいえ、所望の集積回路の製造の
ために、プロセス複雑性のような他の問題を解決するた
めの別のプロセスが探索されている。
前述のＬＯＣＯＳプロセスに対する改良は、高密度ＩＣ
の分離のための効果を提供する直接窓分離である。電子
デバイスのＩＥＥＥ開放、ED-29,p.541,1982のウォン(W
ang)等による論文，「ＶＬＳＩのための直接堀分離」
に、この直接窓分離によるＬＯＣＯＳの配置が述べられ
ている。この技術は、単一ホウ素注入のみを使用して、
チャネル・ストップとチャネル領域の両方を形成する。
しかしながら、この技術は、フィールド酸化物領域のた
めの低いフィールド反転電圧に加えて、能動素子のため
の接合容量を大きくし、ボディ効果を悪くしてしまう故
に、最適なＭＯＳプロセスのためには完全に満足なもの
でであるとはいえない。なお、上記用語「ボディ効果」
とは、基板バイアスに対する閾値電圧の感度のことであ
る。このボディ効果は、駆動電流を減じ、ＭＯＳ集積回
路の論理幅を制限してしまう。
発明の概要 本発明は、高密度，高性能の集積回路を提供し、特にデ
バイス分離用のフィールド酸化物自己整列チャネル・ス
トップを持つＭＯＳＦＥＴ回路素子、及び該能動素子の
種々の領域の最適化されたドーピングを有するようなＭ
ＯＳＦＥＴ回路素子を製造するためのプロセスを提供す
る。プロセス・ステップは、半導体基板、典型的にシリ
コン，の上にフィールド酸化物を成長させる又はデポジ
ットすることと、ホトレジストにより活性エリアをパタ
ーニングすることと、上記活性エリアから酸化物をエッ
チングして取除くことと、上記活性エリアにドーパント
の浅い層を注入することと、上記基板上に金属を蒸着さ
せ且つ上記活性エリア上に金属を残す残余ホトレジスト
を剥がす上記フィールド酸化物のみの下にチャネル・ス
トップを形成するために深いドーパント注入を成すと
と、次に上記残余金属を除去することとを含む。エンハ
ンスメント・モードの、デバイスとデプレッション・モ
ードのデバイスの両方が同一基板のそれぞれの活性エリ
ア上に形成されるべきである情況に於いて、上記デプレ
ッション・デバイスを形成するために浅いドーパント層
を注入し、その後除去されるホトレジストにより、上記
デプレッション・デバイスがパターンされる。上記デバ
イスは次に、普通のＦＥＴプロセステクニックを利用し
て仕上げられる。
従って、本発明に従って製造されるそれぞれのデバイス
は、ＶＬＳＩ集積回路のために必要な高パッキング密度
を許す上記フィールド酸化物に自己整列させられるチャ
ネル・ストップを持つ。チャネル・ストップ及び活性領
域のための分離したドーパント注入のために上記能動素
子は、低接合容量及び最小ボディ効果を有し、従って高
速度，高性能の集積回路の製造を可能とする。
本発明の教えに従って上記分離プロセスはまた、普通の
プロセス，特にＮＭＯＳプロセスより高いパッキング密
度，放射線環境中でさえ精密なデバイス分離を確実にす
る高フィールド酸化物反転電圧を提供し、上記活性チャ
ネル幅が狭くないように、フィールド酸化物侵蝕、又は
酸化誘導された横からのチャネル・ストップ・ドーパン
ト拡散は、事実上ない。
前述された効果を提供することに加えて、前述のプロセ
スは、比較的簡単且つコスト的に有効な方法で成し遂げ
られる。
図面の簡単な説明 本発明の他の効果及びさらなる特徴に加えて、本発明を
より良く理解するために、添附図面と共に読まれるべき
以下の説明が参照される。即ち添附図面は、 第１図は、本発明に従って製造されたＭＯＳＦＥＴデバ
イスの断面図であり； 第２図乃至第７図は、第１図の分離構造部を製造する方
法を示す断面図である。
同一の参照番号は、図面のそれぞれに於いて同一の構成
要素を示しているということに注意されたい。
発明の詳細な説明 本発明の新奇なチャネル・ストップを組込むＭＯＳＦＥ
Ｔ形のデバイス１０が第１図に示されている。第２図乃
至第７図に関して後述されるように、本発明の分離プロ
セスは、同様の集積回路のエンハンスメント・モードと
デプレッション・モードのＭＯＳＦＥＴの両方を形成す
るために利用されることができる。明瞭の目的のため
に、エンハンスメント形のＭＯＳＦＥＴの構成のみが第
１図に示されている。分離プロセスがＮＭＯＳデバイス
の関係に於いて述べられているとはいえ、ＰＭＯＳデバ
イスが上記プロセスで同様に製造されることができると
いうこともまた注意されたい。さらに、本発明の分離プ
ロセスは、ＣＭＯＳのために必要とされるのと同様に基
板上のＮＭＯＳＰＭＯＳデバイスの両方の製造に利用さ
れることができる。それらのより速い動作速度及びより
小さいサイズのために、ＮＭＯＳデバイスが、ＰＭＯＳ
及びＣＭＯＳデバイスより広く産業上利用される故に、
以下の説明はＮＭＯＳデバイスの製造に向けられるだろ
う。また、上記デバイスは、いずれかの半導体及びコン
パチブルな酸化物を本質的に利用して製造されることが
できる。むしろ、シリコン及び二酸化シリコンが使用さ
れることが好ましい。デバイス１０は、半導体基板１
２，ここではシリコン，を含むもので、該基板１２はｎ
＋ソース領域１３とｎ＋ドレイン領域１４とを持ってい
る。活性チャネル１６は基板１２の上面に形成され、ゲ
ート電極２０，ここではポリシリコン又は珪素化合物，
は図示されたように薄いゲート酸化物層２２の上にあ
る。厚いフィールド酸化物層２４は基板１２の表面上に
形成され、後述されるように、デバイス分離を提供する
ためのチャネル・ストップ層２６及び２７と共に利用さ
れる。分離酸化物，こでは二酸化シリコン，の層２８
は、むしろ化学反応を伴う気相成長（ＣＶＤ）テクニッ
クにより、上記下にあるフィールド酸化物層及びゲート
電極の上に形成される。上記デバイス１０は、上記フィ
ールド酸化物２４を通る開口をエッチングすること及び
上記ドレイン１４，ソース１３及びゲート２０に相当す
るエリアの酸化物２８層を分離することにより仕上げら
れる。コンタクト及び相互連結３０が次に、所望の回路
構成に従って形成される。
第２図を参照すると、本発明と一致する分離構造を持つ
能動素子１０を製造するため、ｐ形導電率を提供するた
めにホウ素のような不純物のドープされたシリコンであ
ることが好ましいｐ形半導体物質の基板，即ちボディ１
２から始められる。フィールド酸化物層２４，むしろ二
酸化シリコンは、普通のテクニックにより基板１２の表
面上に熱成長又はＣＶＤデポジットされるもので、層２
４はほぼ４０００Å乃至ほぼ６０００Åの範囲の厚さを
持っている。第３図を参照すると、活性エリア１５及び
１７は、シップレイ（Shipley）ＡＺのような普通のポ
ジティブ・ホストレジスト３４でパターンされ、上記活
性エリア１５及び１７の上にある上記二酸化シリコン
は、普通の方法でエッチングされる。上記ホトレジスト
３４の厚さは、ほぼ１μｍ乃至ほぼ２μｍの範囲にあ
る。
次に、浅い活性チャネル領域１６，１８それぞれを形成
するために、上記活性エリア１５，１７中に、矢印３５
により示されるように、ｐ形ドーバント，典型的にホウ
素が注入される。上記注入は、ほぼ２０keＶ乃至ほぼ３
０keＶの範囲のエネルギーで、且つほぼ７×１０１１イ
オン／cm2乃至ほぼ１．５×１０１２イオン／cm2の範囲
の線量に形成されることが好ましい。代わりに、二重注
入がサブ・マイクロメーター活性チャネル長のために利
用されることができるもので、ホウ素がほぼ２０keＶ乃
至ほぼ３０keＶの範囲のエネルギーで、且つほぼ７×１
０１１イオン／cm2乃至ほぼ１×１０１２イオン／cm2の
範囲の線量でまず注入され、次のステップでほぼ７０ke
Ｖのエネルギーで且つ４×１０１１イオン／cm2の線量
でホウ素が注入される。比較的浅い活性チャネル１６と
１８の両方の厚さは、ほぼ０．１μｍ乃至ほぼ０．３μ
ｍの範囲にある。他のｐ型ドーパントは、例えばガリウ
ムを含む活性チャネルを形成するために利用され、基板
物質及び品質及び製造されるＭＯＳＦＥＴデバイスの形
に依存するエネルギー及び線量で注入される。上記注入
コンディションは、製造される能動素子１０の性能特性
（例えば、低い閾値，低い突抜け電流，最小ボディ効果
及び低接合容量）が最適化されるように、選択される。
上記単一ホウ素注入が全活性チャネル長のための所望の
デバイス性能を提供することができるとはいえ、それは
１μｍ以上のチャネル長のために最も有効である。上記
２ステップホウ素注入の使用は、１μｍ以下のチャネル
長のために特に望ましく、従ってそのような場合に好ま
しい突抜け効果をさらに抑制する。
上記浅いホウ素注入の後、金属の層３６が、第４図に示
されるように基板１２の表面上に蒸着される。金属層３
６，典型的にアルミニウム（Ａｌ）や金（Ａｕ）は、Ａ
ｕのためにはほぼ０．４μｍ乃至０．７μｍの範囲の厚
さを持ち、Ａｌのためにはほぼ０．７μｍ乃至ほぼ１．
３μの範囲の厚さを持っている。上記ホトレジスト層の
上にある上記金属層の部分は、第５図に示されるように
上記活性エリア１６及び１８の上にある金属を残して、
上記ホトレジスト３４を溶解する化学有機溶液中に上記
基板１２を置くことによる普通の剥離プロセスにより除
去される（上記レジスト／酸化物合成層は、上記剥離を
容易にする２レベル・レジストとして働く）。次のステ
ップは、上記フィールト酸化物層２４の下に深いｐ＋ド
ーパント注入を形成することである。注入エネルギー
は、上記フィールド酸化物のちょうど真下にピーク注入
濃度を置くのに十分なだけ高く選択される（第６図）
が、しかし上記活性エリアをマスクする上記金属層３６
を貫通するには不足である。（矢印３８により示され
た）注入線量は、上記フィールド酸化物２４の下のチャ
ネル・ストップ領域４０のために比較的高いドーピング
濃度を提供するように選択される。むしろ、ホウ素が、
ほぼ１２０keＶ乃至ほぼ２００keＶの範囲のエネルギー
で、且つほぼ５×１０１２イオン／cm2乃至ほぼ１×１
０１３イオン／cm2の範囲の線量に、上記フィールド酸
化物２４を通して注入されることが好ましい。最後に、
上記金属層３６は次に、普通の金属エッチング・プロセ
スにより剥がされる。
プロセスのこの点で、本発明のテクニックに従って製造
された基礎的な分離構造が完成される。適当な前途に発
明を置くために、以下、第１図に示されたデパイスを製
造するために利用されたプロセス・ステップを簡単に述
べるだろう。勿論、他のプロセス・テクニック及びシー
ケンスが、本発明と一致したＭＯＳ構造を完成するため
に使用されることができる。
例証の目的のため、少なくとも２つのＭＯＳＦＥＴが集
積回路の一部として製造され、その一方のＭＯＳＦＥＴ
はエンハンスメント・モードの能動素子であり、他方は
デプレッション・モードの能動素子であると仮定する。
デプレッション・モードのデパイスを形成するために必
要とされる付加のプロセスは、第７図と共に述べられる
だろう。上記デプレッション・デバイスは、最後のエン
ハンスメント・モードの能動素子のチャネル領域，この
場合１６，上にホトレジスト・マスク４２を形成するよ
うに、（普通のマスキング・ステッフが利用される）ホ
トレジストによりパターンされる。砒素や燐であること
が好ましい（矢印４４により示される）浅い注入が次
に、デプレッション・モードの能動素子を最終的に形成
するために必要とされるように付加のドーパントで上記
ホウ素注入領域１８を逆ドープするために行なわれる。
上記ホトレジス層４２が次に除去され、上記基板１２は
仕上げられたデプレッション・モード及びエンハンスン
メント・モードのＭＯＳＦＥＴを形成するための普通の
プロセスのための用意ができる。
再び、第１図を参照すると、（ほぼ２００Å乃至ほぼ１
０００Åの範囲の厚さの）薄い酸化物ゲート層２２は、
上記基板１２の別なふうに露光された表面上にデポジッ
ト又は熱成長され、次にポリシリコンの層２０が化学反
応を伴う気相成長（ＣＶＤ）テクニックにより薄いフィ
ルム酸化物層上に適用されるもので、上記ポリシリコン
・フィルム２０は次にフィルム導電を成すため燐をドー
プされ、普通のホトレジスト・マスキング・プロセスが
次に上記ポリシリコン・ゲート２０を定義するために利
用され、上記ポリシリコン層の除去部分及び上記ポリシ
リコン層は上記薄い酸化物フイルムの上のポリシリコン
・ゲートを残して取除かれる。砒素が次に、ｎ形ＭＯＳ
ＦＥＴソース及びドレイン領域１３及び１４をそれぞれ
形成するために、ほぼ５０keＶ乃至ほぼ１５０keＶの範
囲のエネルギーで、且つほぼ１×１０１５イオン／cm2
乃至ほぼ１×１０１６イオン／cm2の範囲の線量で注入
され、二酸化シリコン層２８が次に分離層を形成するた
めに化学反応を伴う気相成長テクニックにより上記ポリ
シリコン・ゲート上に形成され、他のマスキング及びエ
ッチング手続きは上記ゲート及びｎ＋ドーパント領域に
適当なコンタクト・ホールを作るために利用され、タン
グステン・チタニウム（ＷＴｉ）フィルムの上にあるア
ルミニウムのような金属の層３０が上記基板表面上に蒸
着され、次に、マスキング／エッチング・ステップが利
用されて、所望の回路構成に従って適当な接続を作る。
従って、本発明に一致した前述の方法の剥離テクニック
の使用を通して、分離及び、それによって独立して最適
化可能な注入は、上記チャネル・ストップ４０及びチャ
ネル領域１６，１８を形成するために利用されることが
できる。さらに、上記チャネル・ストップ４０は、上記
フィールド酸化物２４及び上記チャネル領域１６及び１
８のエッジに生得的に自己整列され、従って増加された
集積回路パッキング密度のために要求されるような、上
記チャネル・ストップの正確な配置を許す。この独立し
たドーピング濃度制御は、従来のデパイスの製造で要求
されるような逆ドーピングの必要性又はドーパント補正
の提供を除去するということに注意されたい。
マスクとして上記フィールド酸化物２４を使用すること
は、上記フィールド酸化物層２４をエッジとその下にあ
るチャネル・ストップ４０のエッジを整列させることを
可能とするということに注意されたい。これは、上記チ
ップ・エリアの全てを利用することを回路設計者に許
し、従ってＶＬＳＩパッキング密度を増す。また、突抜
け電流を抑制する間、ボディ効果を最小にするために、
上記活性チャネル層の注入深さは、上記ソース（ドレイ
ン）接合深さの範囲内に制限されるということに注意さ
れたい。
従って、本発明に従って製造されたデバイスのための典
型的なチャネル長は、ほぼ０．５μｍ乃至ほぼ５μｍに
わたり、典型的な注入チャネル長さは、ほぼ０．１μｍ
乃至ほぼ０．３μｍにわたる。本発明の上記テクニック
に従って製造された上記デプレッション・モード及びエ
ンハンスメント・モードのＭＯＳＦＥＴのための（１μ
Ａで定義された）閾値電圧は、選択された基板バイアス
電圧のために本質的に一定（エンハンスメントのために
は０．２５Ｖ，デプレッションのためには−０．７５
Ｖ）のままであると設定される。同様に、上記閾値電圧
は、基板電圧の比較的大きな変化のために狭い範囲内で
変化する。
ＭＯＳデバイスのデバイス分離特性は、上記フィールド
酸化物の下の電位に依存する４０００Åのフィールド酸
化物の厚さ及び２００Åのゲート酸化物の厚さ及びほぼ
１μｍの分離スペース（活性エリアの間隔）のために、
５Ｖゲート動作で、フィールド反転（電流チャネル構
成）が、本発明に従って製造されたデバイスの上記フィ
ールド酸化物の下に生じない。１５Ｖのゲート電圧で、
電子は上記分離領域の主エリアに現われず、従って優秀
なデバイス分離特性が提供されるとを確かにする。これ
は、マイクロメーター以下の分離寸法に於いてさえもそ
の通りである。
本発明に従って製造された能動素子の性能もまた向上さ
れる。特に、上記デバイスが典型的なＭＯＳＦＥＴバイ
アス電圧，即ち５Ｖで動作された時、（ゲート長がより
短くされ、且つｎ＋領域が全体としてより近くなった
時、電流［突抜け］が、ゲート電圧が印加されない時で
さえ流れることができる）厳密な突抜け電流がないと設
定される。さらに、適当な値に上記活性チャネル・ドー
パント濃度の調整は、ボディ効果（基板バイアスの変更
と共に閾値電圧の変更）を減ずる。ｎ＋注入領域と上記
基板との間の接合容量もまた、最初の浅いホウ素注入を
正確に制御することにより減ぜられる。
フィールド酸化物成長の後のチャネル・ストップの構成
が、横からのホウ素拡散で誘導される酸化を最小にする
のに対し、イオン注入による直接窓分離の使用は、フィ
ールド酸化侵蝕の発生を除去し、従って上記物理的なチ
ャネル狭化効果を除去する。
多量にドープされた基板は、デバイスの動作速度を減ず
る接合容量を通常増し、上記ボディ効果もまた増すだろ
うもので、従って基板バイアスの変更のためにデバイス
性能を変更する。本発明に利用された浅いホウ素活性領
域注入は、単一注入が上記活性及び分離領域の両方を形
成するために使用される時、通常必要とされるだろう基
板に多量のドープすることを防止する。
従来のデバイスに於いて、それ自身によって厚いフィー
ル酸化物は、上記酸化物の下に流れることから電流を生
ずることから普通のデバイス電圧を通常妨げる。しかし
ながら、上記酸化物厚さが非常に厚く（＞１μｍ）、そ
れによって幅の広い分離スペースを必要とする写真平板
ステップ適用問題を生じなければ、漏れ電流はデバイス
及び回路破壊の結果を生ずる。本発明に従って提供され
るように、予め設定された厚さの比較的薄いフィールド
酸化物層及びチャネル・ストップの結合は、本質的に完
全なデバイス分離を提供し、従ってデバイス漏話を妨げ
る。特に、本発明に従って製造されたデバイスは、１５
Ｖ乃至ほぼ２５Ｖの範囲のフィールド酸化物閾値を持
ち、従って前述のボディ効果閾値シフトにもかかわら
ず、デバイス分離を確実にする。例えば、４μｍの分離
スペース，４０００Åのフィールド酸化物厚さ，且つ１
４Ｖで、上記フィールド領域の１ｐＡサブ閾値漏れ以下
であることが設定される。１μｍの分離でさえ、１ｐＡ
以下が１２Ｖまで達せられる。従って、高密度ＮＭＯＳ
ＩＣを有する精密な分離のための要求は、上記プロセ
スによって満たされる。前述されたように、５Ｖ動作
で、この分離は、高温環境又は放射線をイオン化するこ
とにより生じられたフィールド閾値シフトのために十分
なマージンを提供する。
実例 第７図に示された形のデバイス構造は、以下のパラメー
タで製造された。即ち、２５０μｍの厚さのシリコン基
板１２と１０乃至１５Ωcmの抵抗率；４０００Åの厚さ
を有する二酸化シリコン層２４；１２０keＶのエネルギ
ー且つ１×１０１３イオン／cm2の線量で注入された４
μｍに相当する分離スペースを有するホウ素チャネル・
ストッパ４０；及びエンハンスメント・モード・デバイ
スを形成するために２０keＶのエネルギー且つ９×１０
１１イオン／cm2の線量でホウ素を注入された１．５μ
ｍのチャネル長。デプレッション・モード・デバイス
は、６０keＶのエネルギー且つ１．２×１０１２イオン
／cm2の線量で砒素を上記チャネルに付加的に注入する
ことにより形成された。
結果として生ずる能動素子は、優秀なデバイス特性を持
つ。上記閾値電圧が上記エンハンスメント及びデプレッ
ション・モードのＦＥＴのためにそれぞれ０．２５Ｖ及
び−０．７５Ｖであり、５Ｖドレイン・バイアスで１．
２５μｍのゲート長のために突抜け電流がなく、上記ボ
ディ効果率がエンハンスメント及びデプレッションＦＥ
Ｔの両方のために非常に低く（０．１乃至０．２）、デ
プレッションＦＥＴがチャネル長＝２μｍを持ち、上記
デバイス閾値が、チャネル幅が減少する，即ち狭いチャ
ネル効果がない故に、一定のままであるということが設
定される。
従って、本発明は、ＶＬＳＩ回路のための高パッキング
密度を有する高速度，高性能集積回路を製造するための
新奇なプロセスを提供する。上記チップ上のそれぞれの
能動素子分離領域は、上記フィールド酸化物に整列され
るチャネル・ストップを提供することにより、基板表面
エリアの最小の量を占有する。本発明は、上記チャネル
・ストップに、上記能動素子の上記チャネル領域のドー
ピングから独立してドープされることを許す。
前述の方法で形成された能動素子は、上記チャネル・ス
トップのために使用された注入が上記活性チャネル領域
に不所望のドーパントを導かない故に、低接合容量及
び、高速度，高性能の集積回路のために必要な最小ボデ
ィ効果特徴を持ち、それによって上記能動素子のための
ドーピング濃度の独立した最適化を許す。
従って、優秀なデバイス分離を有する高密度ＶＬＳＩ
が、上記プロセスにより成し遂げられることができる。
上記プロセスは、鳥嘴を除去するために直接窓自己整列
チャネル・ストップ分離、及び上記活性エリアへの横か
らのドーパント拡散を使用し、従って上記活性チャネル
を狭くすることを防止する。本発明の製造は、高速度，
高性能の集積回路を製造するためのコスト的に有効なテ
クニックを実行し且つ提供するために比較的に簡単なも
のである。
本発明の多くの変形が予期され、且つさらなる変更修正
が前述の教えに照らして成されることができるというこ
とは前述のことから理解されよう。ゆえに、添附の請求
の範囲の範囲中で、発明が特に述べられた以外にも実行
されることができるということが理解されよう。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｍ (56)参考文献 特開 昭58−121643（ＪＰ，Ａ) 特開 昭56−79446（ＪＰ，Ａ) 特開 昭56−111241（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】基板（１２）と、前記基板（１２）表面に
    設けられ、第１の不純物を含む能動素子領域（１６）
    と、前記能動素子領域に隣接して前記基板表面に設けら
    れ、第２の不純物を含むチャネルストップ（２６，２
    ７）と、前記チャネル・ストップ（２６，２７）を覆い
    且つ隣接して設けられ、前記チャネル・ストップ（２
    ６，２７）が前記能動素子領域（１６）に隣接する点
    で、前記チャネル・ストップと整列されたエッジを有す
    るフィールド酸化物層（２４）とを具備し、前記フィー
    ルド酸化物層（２４）の厚さ及び前記チャネル・ストッ
    プ（２６，２７）中の前記第２の不純物の濃度が、当該
    デバイスの動作中に、どんな重大な量のリーク電流も前
    記フィールド酸化物（２４）の下を流れることを防止す
    るようなＭＯＳＦＥＴデバイスの製造方法であって、 前記フィールド酸化物層（２４）のエッジが前記能動素
    子領域（１６）の能動素子表面領域（１５）の境界点に
    整列されるように、前記能動素子表面領域（１５）に隣
    接した前記基板（１２）の表面の部分に、フィールド酸
    化物層（２４）を提供するステップ（ａ）と、 前記能動素子表面領域（１５）に不純物（３５）を注入
    して、前記能動素子領域（１６）を形成するステップ
    （ｂ）と、 前記能動素子領域（１６）を覆うマスク（３６）を提供
    するステップ（ｃ）と、 前記マスク（３６）を貫通するには不十分ではあるが、
    前記フィールド酸化物（２４）を通過するには十分なエ
    ネルギー・レベルで、前記基板中にイオンを注入して、
    前記フィールド酸化物層（２４）に自己整列され且つ相
    応じて上記能動素子表面領域（１５）に整列されたチャ
    ネル・ストップ（４０）を形成するステップ（ｄ）と、 前記マスク（３６）を除去し、ＭＯＳ構造を完成するス
    テップ（ｅ）と、 を具備することを特徴とするＭＯＳＦＥＴデバイスの製
    造方法。
  2. 【請求項２】前記イオンは、約１２０ｋｅＶ乃至約２０
    ０ｋｅＶの範囲のエネルギー・レベルで、且つ約５×１
    ０12ｉｏｎｓ／cm2乃至約１×１０13ｉｏｎｓ／cm2の範
    囲の線量で注入されることを特徴とする請求の範囲第１
    項に記載のＭＯＳＦＥＴデバイスの製造方法。
  3. 【請求項３】前記フィールド酸化物層の厚さは、約４×
    １０-7ｍ（４０００Å）乃至約６×１０-7ｍ（６０００
    Å）の範囲であることを特徴とする請求の範囲第１項に
    記載のＭＯＳＦＥＴデバイスの製造方法。
  4. 【請求項４】前記フィールド酸化物層（２４）を形成す
    るステップ（ａ）は、 前記基板（１２）の表面上に酸化物層（２４）を形成す
    るステップ（ａ１）と、 前記能動素子表面領域（１５）の境界を定義する前記酸
    化物層（２４）上に一時的なマスク（３４）を形成する
    ステップ（ａ２）と、 前記能動素子表面領域（１５）を露出するように、前記
    一時的なマスク（３４）によって定義された前記酸化物
    層（２４）のその部分を除去するステップ（ａ３）とを
    含むことを特徴とする請求の範囲第１項に記載のＭＯＳ
    ＦＥＴデバイスの製造方法。
  5. 【請求項５】前記マスク（３６）を生成するステップ
    （ｃ）は、 前記基板の表面を覆う金属層（３６）を提供するステッ
    プ（ｃ１）と、 前記金属層（３６）の上記覆った部分を離昇するよう
    に、前記一時的なマスク（３４）を除去するステップ
    （ｃ２）とを含むことを特徴とする請求の範囲第４項に
    記載のＭＯＳＦＥＴデバイスの製造方法。
  6. 【請求項６】前記能動素子領域（１６）は、前記能動素
    子表面領域（１５）を露出するステップ（ａ３）の後
    で、且つ前記マスク（３６）を提供する前に、前記基板
    （１２）中に不純物を注入することにより提供され、 前記能動素子表面領域（１５）下の前記注入された能動
    素子領域（１６）の厚さは約０．１μｍ乃至約０．３μ
    ｍの範囲であることを特徴とする請求の範囲第４項に記
    載のＭＯＳＦＥＴデバイスの製造方法。
  7. 【請求項７】前記不純物は、約７×１０11ｉｏｎｓ／cm
    2乃至約１．５×１０12ｉｏｎｓ／cm2の範囲の線量で、
    約２０ｋｅＶ乃至約３０ｋｅＶの範囲のエネルギー・レ
    ベルで注入されることを特徴とする請求の範囲第６項に
    記載のＭＯＳＦＥＴデバイスの製造方法。
  8. 【請求項８】前記基板（１２）がシリコンを含み、前記
    フィールド酸化物層（２４）が二酸化シリコンを含むこ
    とを特徴とする請求の範囲第１項に記載のＭＯＳＦＥＴ
    デバイスの製造方法。
JP59500651A 1983-09-30 1983-12-12 Ｍｏｓｆｅｔデバイスの製造方法 Expired - Lifetime JPH0616525B2 (ja)

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US537920 1983-09-30
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208168A (en) * 1990-11-26 1993-05-04 Motorola, Inc. Semiconductor device having punch-through protected buried contacts and method for making the same
KR100197656B1 (ko) * 1995-12-29 1999-07-01 김영환 반도체 에스.오.아이.소자의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5679446A (en) * 1979-12-04 1981-06-30 Chiyou Lsi Gijutsu Kenkyu Kumiai Production of semiconductor device
JPS56111241A (en) * 1980-02-01 1981-09-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
FR2506076A1 (fr) * 1981-05-12 1982-11-19 Efcis Procede de fabrication de circuits integres de type mos
JPS58121643A (ja) * 1982-01-13 1983-07-20 Toshiba Corp 半導体装置の製造方法
US4418094A (en) * 1982-03-02 1983-11-29 Texas Instruments Incorporated Vertical-etch direct moat isolation process
DE3371837D1 (en) * 1982-12-08 1987-07-02 Ibm Method for making semiconductor devices having a thick field dielectric and a self-aligned channel stopper
JPS59161069A (ja) * 1983-03-04 1984-09-11 Oki Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法

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WO1985001613A1 (en) 1985-04-11
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